Der Blätterkatalog benötigt Javascript.
Bitte aktivieren Sie Javascript in Ihren Browser-Einstellungen.
The Blätterkatalog requires Javascript.
Please activate Javascript in your browser settings.
07 2025 Elektronik 37 ISSCC 2025 hinaus muss das gesamte System gemeinsam optimiert werden um Leistung zu maximieren und Energie sowie Kosten zu senken« betont Shahriari Silizium Zur Innovationsmatrix gehört natürlich auch die weitere Miniaturisierung von Siliziumstrukturen Shahriari nennt fünf Ansätze um dabei weiter voranzukommen Zunächst verweist er auf RibbonFETs GAA-Transistoren die die heutigen FinFETs ablösen Sie ermöglichen innerhalb einer Technologieplattform die flexible Anpassung der Transistoren beziehungsweise ihrer Kanäle an die verschiedenen An forderungen High Performance versus Low Power An zweiter Stelle nennt er PowerVias mit der die Transistoren von der Rückseite der Halb leiter mit Strom versorgt werden können Mit PowerVias sinke der Spannungsabfall IR-Drop auf ein Fünftel und sie schaffen auf der Vorderseite zusätzlichen Platz für Signalleitungen Laut Shahriari erfüllen PowerVias alle thermomechanischen JEDEC-Belastungs anforderungen ohne Ausfälle und ermöglichen eine über 5 Prozent höhere Schaltfrequenz im Silizium »Intel 18A unsere führende Prozesstechnologie wird branchenweit die erste Kombination aus Ribbon-FETund PowerVia-Technologien aufweisen« sagt Shahriari Der dritte Ansatz um die Skalierung weiterzutreiben ist die High-NA-EUV-Lithographie Sie lässt flexible Design regeln zu reduziert parasitäre Kapazitäten und verbessert die Leistung Zudem vereinfacht sie Entwurfsprozesse da weniger komplexe Design regeln und Multi-Patterning notwendig sind »Die Front-Side-Interconnects von Intel 14A sind für die Einfachbelichtung mit hoher numerischer Apertur optimiert sodass Ausbeute und Zuverlässigkeit verbessert werden« erklärt Shahriari weiter Im Zusammenhang mit High-NA-EUV verweist er auf eine weitere Entwicklung die Intel voran getrieben hat Um das typischerweise kleinere Be lichtungsfeld zu vergrößern hat Intel ein Verfahren ent wickelt mit dem einzelne Dies elektrisch ver bunden werden können elektrisches Die-Stretching Laut Shahriari ar beiten die EDA-Anbieter an Tools die dieses Verfahren unterstützen High-NA-EUV benötigt außerdem hochentwickelte Modelle und Maskentechnologien Intel adressiert diese Punkte mithilfe von KI ML und kurvilinearen Masken Belichtungsmasken mit gekrümmten Strukturen sodass Genauigkeit und Effizienz gesteigert das Prozessfenster erweitert und die Fertigungstoleranzen reduziert werden 3D-Integration Mit dem steigenden Bedarf an Rechenleistung wird es immer wichtiger mehr Rechenleistung auf kleinerem Raum und mit geringerem Energieverbrauch zu realisieren Und das ist mit der 3DIC-Technologie möglich sie reduziert nach Angaben von Shahriari Kosten und Platzbedarf erhöht die Leistung durch größere Bandbreite und senkt den Stromverbrauch durch vertikales Stapeln verschiedener Halbleiterkomponenten Bei dieser Integrationsmethode spiele der Basis-Chip auf Basis eines fortschrittlichen Prozessknotens eine entscheidende Rolle der Through Silicon Vias TSV und fortschrittliche Schnittstellen unterstützen muss damit die vertikal gestapelten Komponenten nahtlos verbunden werden können Doch auch hier es erforderlich dass die Skalierung weitergeht Deshalb müssten die vertikalen und lateralen Verbindungen im Gehäuse ebenfalls skalierbar sein denn nur dann könnte die Steigerung der Verbindungsdichte für mehr Bandbreite und eine verbesserte Energieeffizienz gewährleistet werden »Eine kostengünstige Inter connect-Skalierung in Kombinat ion mit standardbasierten Verbindungen wie UCIe ist unerlässlich um ein Chiplet-Ökosystem zu ermöglichen in dem Plugand-Play Produktvielfalt und -anpassung zulässt« betont Shahriari In diesem Zusammenhang verweist er auf den Einsatz von Glas als Substratmaterial und fordert eine Weiterentwicklung dieses Ansatzes Darüber hinaus müsse dem steigenden Energiebedarf von KI-Anwendungen durch eine Verbesserung der Effi zienz der Energieversorgung auf Systemebene und neue Kühlkonzepte auf Komponentenund Systemebene Rechnung getragen werden Fortschrittliche Gehäusetechnologien entwickeln sich seiner Meinung nach so dass die Grenzen zwischen Packaging und Backendof-Line BEOL zunehmend verschwinden Zugleich werden Gehäuse zu komplexen heterogenen Systemen sodass auch die »Fertigungsund Testverfahren weiterentwickelt werden müssen um sicherzustellen dass die Ausbeute hoch bleibt« meint Shahriari Er richtet außerdem Forderungen an die EDA-Industrie denn eine modulare Designumgebung die eine einfache Integration mehrerer Chips in einem Gehäuse ermöglicht sei von entscheidender Bedeutung Die Tools müssten eine Partitionierung über verschiedene Chips hinweg sowie deren Co-Design und Co-Optimierung ermöglichen »In vielen der aktuellen 3DIC-Designumgebungen fehlen jedoch Modelle zur thermischen und mechanischen Belastungssimulation was zu potenziellen Fehlern und Re-Designs führen kann Um nahtlose Integration zu gewähr-Bild 1 Innovationsmatrix Bild Intel