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20 2024 Elektronik 9 EmbEddEd-SoftwarE Der Basisbefehlssatz hat eine variable Datenwortbreite und ist erweiterbar sodass jederzeit mehr Codierungsbits hinzugefügt werden können Die Spezifikation des Befehlssatzes definiert 32-bitund 64-bit-Adressraumvarianten Die Spezifikation enthält sogar eine Beschreibung einer 128-bit-Adressraumvariante als Extrapolation der 32-und 64-bit-Varianten Die RISC-V Foundation wurde 2015 gegründet um geistiges Eigentum im Zusammenhang mit der Definition von RISC-Vzu besitzen zu pflegen und zu veröffentlichen Die Gründungsmitglieder von RISC-Vwaren Andes Antmicro Bluespec CEVA Codasip Cortus Esperanto Espressif ETH Zürich Google IBM ICT IIT Madras Lattice lowRISC Microchip MIT Csail Qualcomm Rambus Rumble SiFive Syntacore und Technolution In der Zwischenzeit haben auch andere große Halbleiterhersteller RISC-Vbasierte CPUs oder Beschleuniger in ihre Chips implementiert darunter NXP und Renesas letzteres Unternehmen führte Anfang 2024 die branchenweit erste universelle 32-bit-RISC-V-MCU-Familie mit einem intern entwickelten CPU-Kern ein Ebenfalls Anfang 2024 wurde in München das Unternehmen Quintauris gegründet um kompatible RISC-Vbasierte Produkte aus einer Hand zu ermöglichen Referenzarchitekturen bereitzustellen und dabei zu helfen Lösungen zu etablieren die in verschiedenen Branchen eingesetzt werden können Anteilseigner sind die führenden Industrieunternehmen Bosch Infineon Nordic Semiconductor NXP und Qualcomm Jedem Chipund Kernlieferanten steht es frei zu entscheiden welche Funktionen seine n RISC-V-Kern e unterstützen und wie sie in das Gesamtsystem integriert werden Während die Komplexität von SoCs mit der Anzahl der Cores und der verschiedenen Core-Architekturen wächst nehmen die Herausforderungen für Embedded-Entwickler mit Betriebssystemen Hypervisoren und anderer Software die auf mehreren Cores und oder Architekturen läuft exponentiell zu Fehlersuche bei RISC-V-Kernen Der Open-Source-Charakter und das vielfältige Ökosystem von RISC-Vstellen besondere Herausforderungen beim Debuggen von Anwendungen dar Um einen Wildwuchs an proprietären De - bug-Schnittstellen zu vermeiden hat eine Arbeitsgruppe innerhalb der RISC-V Foundation einen Debug-Standard definiert Lauterbach war von Anfang an ein strategisches Mitglied der RISC-V Foundation und hat innerhalb dieser Arbeitsgruppe einen wesentlichen Beitrag zum Debug-Standard geleistet Die RISC-V-Debug-Spezifikation um - reißt standardisierte Schnittstellen für das Debugging einschließlich aber nicht beschränkt auf externe Debug-Unterstützung EDS und erweiterte Funktionen für das Run-Control-Debugging Die Kenntnis dieser Spezifikation ist unerlässlich da sie die Verwendung von Hardware-Breakpoints Watchpoints und die Kontrolle über den Ausführungsfluss der CPU regelt und einen strukturierten Ansatz für das Hardware-Debugging bietet Die letzte ratifizierte Version der offiziellen RISC-V-Debug-Spezifikation hat die Versionsnummer v0 13 [1] Das Dokument beschreibt eine Standardarchitektur für externe Debug-Unterstützung auf RISC-V-Plattformen Diese Spezifikation erlaubt eine Vielzahl von Implementierungen und Kompromissen die ideal für die große Bandbreite von RISC-V-Implementierungen geeignet sind Gleichzeitig definiert die Spezifikation gemeinsame Schnittstellen die es Debugging-Tools und -Komponenten ermöglichen eine Vielzahl von Plattformen die auf dem RISC-V ISA basieren anzusprechen Bild 1 zeigt die Hauptkomponenten der externen Debug-Unterstützung Die gestrichelt gezeichneten Blöcke sind optional Der Benutzer interagiert mit dem Debug-Host auf dem ein Debugger wie »TRACE32 PowerView« von Lauterbach läuft Der Debugger kommuniziert mit einem Debug-Übersetzer um mit der Debug-Transport-Hardware zu kommunizieren Die Debug-Transport-Hardware verbindet den Debug-Host mit dem Debug-Transport-Modul DTM der Plattform Das DTM ermöglicht den Zugriff auf ein oder mehrere Debug-Bild 1 Der Überblick über ein RISC-V-Debug-System zeigt die Hauptkomponenten der externen Debug-Unterstützung Die gestrichelt gezeichneten Blöcke sind optional Bild RISC-V Debug Specification