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10 Elektronik 20 2024 EmbEddEd-SoftwarE Module DMs unter Verwendung der Debug-Modul-Schnittstelle DMI Jeder Hart Hardware Thread [2] in der Plattform wird von genau einem DM gesteuert Harts können heterogen sein Es gibt keine weiteren Beschränkungen für die Hart-DM-Zuordnung aber in der Regel werden alle Harts in einem einzelnen Kern von demselben DM gesteuert Auf den meisten Plattformen gibt es nur einen DM der alle Harts der Plattform kontrolliert DMs steuern ihre Harts in der Plattform Abstrakte Befehle ermöglichen den Zugriff auf Allzweckregister General Purpose Register GPRs Weitere Register sind über zusätzliche abstrakte Befehle oder durch das Schreiben von Programmen in den optionalen Programmpuffer zugänglich Der Programmpuffer ermöglicht es dem Debugger beliebige Befehle auf einem Hart auszuführen Dieser Mechanismus kann auch für den Speicherzugriff verwendet werden Ein optionaler Systembus-Zugriffsblock ermöglicht Speicherzugriffe ohne dass ein RISC-V-Hart für den Zugriff verwendet wird Jede RISC-V-Hardware kann ein Trigger-Modul implementieren Wenn die Trigger-Bedingungen erfüllt sind halten die Harts an und informieren das Debug-Modul dass sie angehalten wurden Das RISC-V ISA besteht aus mehreren optionalen Teilen die als ISA-Erweiterungen bezeichnet werden und die sich auf die Namenskonvention des endgültigen Devices auswirken Diese Erweiterungen können kombiniert werden Beispiele für standardmäßige RISC-V-ISA-Erweiterungen sind »I« Integer »M« Multiplikation »F« Gleitkomma und »C« Compressed Es ist auch möglich eigene nicht standardisierte RISC-V-ISA-Erweiterungen hinzuzufügen Der Lauterbach »TRACE32 RISC-V Disassembler« kann solche kundenspezifischen ISA-Erweiterungen auf zwei Arten unterstützen Sie können direkt in die Trace32-Power-View-Software integriert werden oder über eine APU-API die es Entwicklern erlaubt ihr eigenes Disassembler-Plugin zu erstellen Darüber hinaus können Entwickler mit den Trace32-Tools nun RISC-V-Cores in nahezu beliebiger Kombination mit anderen CPU-Architekturen über eine einzige Debug-Schnittstelle debuggen und steuern Viele SoCs implementieren unterschiedliche Arten von Cores neben RISC-Vfindet man häufig Arm-CPUs oder andere proprietäre Cores zum Beispiel DSPs wie ARC oder Xtensa Unabhängig davon welche Art von Multicore-System verwendet wird Trace32 unterstützt sie alle Trace32 unterstützt vollständige On-Chip-Breakpoint-Funk t ionen Laufzeitspeicherzugriff Flash-Programmierung und Benchmark-Counter Alles Bild 2 In Zukunft wird es wahrscheinlich proprietäre Trace-Lösungen von mehreren IP-Herstellern geben die von den jeweiligen Trace-Standards abgeleitet sind Bild Lauterbach Bild 3 Beispielhafter Überblick über beide RISC-V-Trace-Standards Bild Lauterbach