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8 Elektronik 20 2024 EmbEddEd-SoftwarE Von einfachen Mikrocontrollern bis zu komplexen Multicore-SoCs Debugging RISC-Vleicht gemacht RISC-V-Cores sind in immer mehr Chips zu finden entweder als Haupt-CPU s oder als Companion-Core zusammen mit anderen CPU-Architekturen Dabei ist relevant wie das Debugging von RISC-Vverläuft wie Multicore-Debugging gelingen kann und mit welchen effizienten Methoden sich auch komplexe Chips mit komplexen Softwarekonfigurationen beherrschen lassen Von Frank Riemenschneider RISC-Vist eine offene Standard-Befehlssatz-Architektur Instruction Set Ar - chitecture ISA die auf den bewähr - ten Prinzipien des Reduced Instruction Set Computers RISC basiert Im Gegensatz zu den meisten anderen ISA-Designs wird RISC-Vunter lizenzfreien Open-Source-Lizenzen bereitgestellt Als RISC-Architektur ist die RISC-V ISA eine Load Store-Architektur Die Gleitkommaanweisungen verwenden IEEE 754 Zu den bemerkenswerten Merkmalen der RISC-V ISA gehören Bit-Muster um die Multiplexer in einer CPU zu vereinfachen und das Setzen des höchstwertigen Bits an eine festgelegte Position um die Vorzeichenerweiterung zu beschleunigen Bild Lau te rb ac h