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12 Elektronik 20 2024 EmbEddEd-SoftwarE müssen die Cores und der Trace-Encoder von SiFive stammen der Rest der Trace-IP kann von Arm sein Im Gegensatz dazu erlaubt der Tessent-Trace die Implementierung von RISC-V-Kernen beliebiger Hersteller Nur die gesamte Trace-IP ist von Tessent Wenn der Chip zusätzliche Arm-Cores implementiert ist auch eine Integration in Arm CoreSight möglich Bei einer gemeinsamen RISC-V Arm-Kern-Implementierung mit CoreSight können die RISC-V-Kerne von einem beliebigen Hersteller sein während die Trace-IP von Tessent und Arm speziell für die Arm-Kerne stammt Wie Bild 2 zeigt wird es in Zukunft wahrscheinlich proprietäre Trace-Lösungen von mehreren IP-Herstellern geben die von den jeweiligen Trace-Standards abgeleitet sind Diese sind derzeit noch in der Entwicklung beziehungsweise in Planung Bild 3 zeigt eine Übersicht über die beiden RISC-V-Trace-Standards Die Trace-Standards sind in mehrere Dokumente aufgeteilt Einige Dokumente wie die RISC-V Trace Control Interface Specification und die RISC-V Trace Connector Specification werden von beiden Standards gemeinsam genutzt N-Trace E-Trace andere Dokumente sind exklusiv für den einen oder den anderen Standard geschrieben worden Aufgrund der Architektur ist es sogar möglich Nund E-Trace-Encoder auf einem Chip zu mischen Beim N-Trace basiert das Trace-Nachrichtenformat auf dem Nexus-IEEE-ISTO-5001-Standard Es heißt N-Trace statt Nexus um deutlich zu machen dass es Unterschiede zum ursprünglichen Nexus gibt N-Trace ist der Nachfolger des proprietären SiFive-Nexus-Trace Bei E-Trace basiert das Trace-Nachrichtenformat auf einem neuen Trace-Format das von Tessent Embedded Analytics entwickelt wurde Es ist der Nachfolger des proprietären Tessent-Trace Es reicht nicht aus nur Trace-Daten zu generieren die Daten sollen auch Debuggern oder anderen Entwicklungstools zur Verfügung gestellt werden Um dies zu ermöglichen definiert die RISC-V Trace Control Interface Specification verschiedene Komponenten wie Trace-Funnels oder Trace-Pufferspeicher Die zulässigen Eingänge für den Standard-RISC-V-Trace-Funnel RVFUNNEL sind die RISC-V-Trace-Encoder N-Trace oder E-Trace oder andere RISC-V-Trace-Funnel Die zulässigen Funnel-Ausgänge sind eine RISC-V-Trace-Senke oder andere RISC-V-Trace-Funnel RVFUNNEL darf keine Verbindung zu Trace-IPs von Dritten herstellen Trace-Quellen -Funnel oder -Senken von Dritten Trace-Senken sind für Off-Chip-Trace Pin Interface Block PIB ein paralleler Off-Chip-Trace-Port ähnlich dem TPIU von Arm und On-Chip-Trace definiert und bieten drei Alternativen Eine SRAM-On-Chip-Trace-Senke ist ein On-Chip-Trace-RAM mit einen zirkulierenden Puffer ähnlich dem Embedded Trace Buffer ETB von Arm eine SMEM-On-Chip-Trace-Senke ist ein Speicherbereich im Systemspeicher der für Trace reserviert ist ähnlich dem Embedded Trace Router ETR von Arm Bild 4 In gemischten RISC-V-Arm-SoCs kann es mehrere Trace-Funnel-Typen geben Bild Lauterbach schließlich ermöglicht eine ATB-Bridge die Einspeisung des RISC-V-Trace-Streams in eine Arm-CoreSight-Trace-Infrastruktur mit ATB-Bus Bild 4 zeigt die Integration in einen Chip mit RISC-Vund Arm-Cores unter Verwendung der Arm-CoreSight-Infrastruktur Dabei wird der Advanced-Trace-Bus ATB als Haupttransportbus verwendet Mehrere Trace-Quellen die an einen ATB übertragen können über die ATB-ID ATID unterschieden werden Ein RISC-V-Trace-Encoder oder RISC-V-Trace-Funnel kann keinen direkten ATB-Ausgang haben da sie nicht die Möglichkeit haben eine ATB-ID hinzuzufügen Um ein RISC-V-Trace-System mit einer Arm-CoreSight-Trace-Infrastruktur die ATB verwendet zu verbinden ist daher eine RISC-V-ATB-Bridge erforderlich Wie Bild 4 zeigt kann es in einem System mehrere Trace-Funnel-Typen geben jeder mit seinem eigenen Komponententyp Der RVFUNNEL arbeitet mit einem nicht spezifizierten