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Technik 38 Trend Guide Leistungshalbleiter 2022 www markttechnik de Trenches das Gate vor den sehr hohen Feldstärken schützen können Überblick zur Gen 4 Bild 3 zeigt eine hochauflösende Aufnahme eines Gen-4-Bauteils mit dem Rasterelektronenmikroskop Verglichen mit dem Vorgänger Bild 2 hat diese Generation einige Ähnlichkeiten aber auch einige auffällige Unterschiede Ähnlich bleibt der von Rohm gewählte Ansatz ein traditionelles Trench Design mit Kanälen an beiden Seitenwänden des Gate Trench zu verwenden Allerdings wird jetzt jeder Gate Trench von einem einzelnen mit Masse verbundenen Source Trench auf beiden Seiten flankiert der doppelt so tief in den Drift-Bereich hineinreicht Dieses wichtige Designelement nutzt das Unternehmen geschickt um das Gate-Oxid besser zu schützen und den Durchlasswiderstand zu senken Dazu weiter unten mehr Ein einzelner Source Trench pro Gate Trench reduziert den Zellenabstand um den Faktor 3 Dies bedeutet jedoch dass das Zellenlayout das Rohm in der Gen 3 verwendet hat und das die Gate-Dichte fast verdoppelte zugunsten eines tradi tionellen eindimensionalen Streifenlayouts aufgegeben wurde In Summe steigt die Zahl der Gate Trenches pro Fläche um mindestens 50 Prozent Dadurch sinkt der Widerstand im Kanalbereich mit dem andere SiC-Bauelemente zu kämpfen haben weiter Dieser kann bis zu 30 Prozent des Durchlasswiderstands eines planaren 650-V-MOSFET ausmachen Ein weiterer wichtiger Einflussfaktor auf den Widerstand das Substrat wurde zum ersten Mal gedünnt wodurch dieser Anteil erheblich sank Behauptungen von Rohm auf dem Prüfstand Um die anfangs angeführten Behauptungen von Rohm in Bezug auf diese Bauelemente zu prüfen wurden Gen-4-MOSFETs mit 750 V Nennspannung mit einem 650-V-MOSFET der 3 Generation und einem marktführenden planaren 650-V-MOSFET verglichen Alle Prüflinge hatten ähnliche Nennwerte für den Durchlasswiderstand Rohms erste Behauptung lautete dass die Leitverluste um 40 Prozent sinken würden sodass sich die Größe des Chips verringern ließe Anhand der Schnittbilder von TechInsights lässt sich tatsächlich belegen dass der spezifische Durchlasswiderstand Ron · Ader aktiven Fläche des Chips um fast genau 40 Prozent niedriger ist als bei der vorherigen Generation obwohl die notwendigen nicht aktiven Flächen des Bauelements diesen Nutzen nur marginal verringern Bild 4 Außerdem liegt der Ron · Aum 20 Prozent niedriger als beim führenden planaren Bauelement das PGC charakterisiert hat Diese Entwicklung ist von entscheidender Bedeutung da sich dadurch der Chip schrumpfen lässt was wiederum die Zahl der Chips pro Wafer erhöht und die Kosten senkt Die zweite Aussage in Bild 4 besagt dass sich aufgrund der geringeren Miller-Kapazität die Schaltverluste verringerten Die verglichenen Chips passten zwar nicht perfekt zusammen aber es bestätigte sich dass Crss bei Nennspannung um etwa 90 Prozent und Coss abhängig von der angelegten Spannung um einen Bruchteil reduziert wurden Benchmarking-Tests zum Schaltverhalten laufen derzeit noch bei PGC Consultancy Eine Aussage von Rohm bezieht sich darauf dass die Nennspannung der Produktreihe von 650 auf 750 Verhöht wurde Dazu erklärte das Unternehmen »Die Durchbruchspannung von 750 Vgewährleistet einen Designspielraum gegen Spannungsspitzen bei U DS « Dies könnte eine interessante Entwicklung sein die in der gesamten Branche zu beobachten ist Tatsächlich liegt die Durchbruchspannung des neuen Gen-4-Bauelements unter statischen Testbedingungen bei rund 1000 Vund damit niedriger als die des Gen-3-Bauelements mit über 1200 V Bild 5 Damit liegt das Gen-Bild 5 Trotz einer höheren Nennspannung bei Gen 4 sinkt die gemessene Durchbruchspannung gegenüber Gen 3 Dadurch sinkt das Derating im Drift-Bereich erheblich Bi ld P GC Con su lta nc y Bild 6 Bei den Gen-4-MOSFETs sollen die Kurzschlussfestigkeit höher und gleichzeitig der Ron · Aniedriger sein Bi ld Roh m Bild 4 Die Gen-4-MOSFETs von Rohm haben einen niedrigeren Ron · Aund geringere Werte für Coss und Crss als die Gen 3 Bi ld Roh m