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22 Elektronik 08 2021 Leistungselektronik Literatur 1 J Senzaki K Kojima T Kato A Shimozato and K Fukuda »Correlation between reliability of thermal oxides and dislocations in ntype 4H-SiC epitaxial wafers« Appl Phys Letters vol 89 2006 pp 022909 DOI 10 1063 1 2221525 2 G Rescher G Pobegen and T Grasser »Threshold voltage instabilities of present SiCpower MOSFETs under positive bias temperature stress« Materials Science Forum vol 858 Trans Tech Publications Ltd May 2016 pp 481484 DOI 10 4028 www scientific net msf 858 481 3 V Malandruccolo M Ciappa H Rothleitner and W Fichtner »Anew builtin screening methodology to achieve zero defects in the automotive environment« Micr Rel vol 49 2009 pp 1334-1340 DOI 10 1016 j microrel 2009 07 016 4 T E Kopley M Ring C Choi and J Colbath »Combined Vramp and TDDB Analysis for Gate Oxide Reliability Assessment and Screening« Proc IIRW 2015 pp 138-142 DOI 10 1109 IIRW 2015 7437087 5 T Aichinger and M Schmidt »Gateoxide reliability and failurerate reduction of industrial SiC MOSFETs« Proc IRPS 2020 DOI 10 1109 IRPS45951 2020 9128223 6 J Lutz T Aichinger and R Rupp »Chapter 7 Reliability Evaluation« K Suganuma Ed »Wide Bandgap Power Semiconductor Packaging Materials Components and Reliability« Elsevier 2018 pp 155-200 ISBN 9780081020944 7 K P Cheung »SiC Power MOSFET Gate Oxide Breakdown Reliability Current Status« 2018 IEEE International Reliability Physics Symposium IRPS Burlingame CA USA 2018 pp 2B 3-1-2B 3-5 DOI 10 1109 IRPS 2018 8353545 8 J W McPherson and D A Baglee »Acceleration Factors for Thin Gate Oxide Stressing« 23rd International Reliability Physics Symposium Orlando FL USA 1985 pp 1-5 DOI 10 1109 IRPS 1985 362066 9 M Beier-Moebius J Lutz »Breakdown of gate oxide of 1 2 kV SiC-MOSFETs under high temperature and high gate voltage« PCIM Europe 2016 pp 1-8 während Gruppe 3 den Technologiestatus kurz vor der Produktfreigabe darstellte Das Experiment sollte die Effizienz verschiedener Verbesserungen bei Prozessen und elektrischem Screening überwachen und quantifizieren helfen Während der Testdauer von 100 Tagen wurden die Gruppen mit unterschiedlichen Spannungen am Gate belastet und dabei Temperaturen von durchgehend +150 °Causgesetzt Bei der besten Gruppe Gruppe 3 kam es bei einer Gate-Source-Spannung UGS = +30 Vzu einem Ausfall bei +25 Vund 15 Vgab es dagegen keinen einzigen Ausfall In Bild 3 sind die Ausfälle während des Marathon-Stresstests als Weibull-Verteilungen dargestellt Für die entsprechende Weibull-Verteilungen unter Betriebsbedingungen wurde die Zeit bis zum Ausfall bei einer UGS von +30 Vin die Zeit bis zum Ausfall bei einer UGS von +18 Vunter Verwendung des linearen E-Modells 7 8 umgerechnet Dabei ist jedoch Folgendes zu beachten Alle beobachteten Ausfälle wären umgerechnet auf eine typische Betriebsspannung von +18 Vbei +150 °Cweit jenseits der angenommenen spezifizierten Produktlebensdauer von 20 Jahren aufgetreten Durch Extrapolation der Messdaten lässt sich davon eine Fehlerwahrscheinlichkeit für eine maximale Betriebszeit von rund 20 Jahren bei +18 Vund +150 °Cableiten Der Marathon-Stresstest eignet sich hervorragend um die Ausfallwahrscheinlichkeit von SiC-MOSFET-Chips während des normalen Betriebs abzuschätzen Der Test erfordert jedoch einen großen Stichprobenumfang und muss auf sehr anspruchsvolle Weise Bild 5 Weibull-Diagramm der getesteten SiC-MOSFET-Bauteilgruppen von vier verschiedenen Herstellern einschließlich des Trenchbasierten Bauteils von Infineon Bild Infineon Technologies kalibriert werden Der Gate-Spannungspegel liegt hier weit unterhalb der intrinsischen Durchbruchgrenze der getesteten Bauelemente Gleichzeitig muss die Spannung jedoch hoch genug sein um einige wenige extrinsische Ausfälle innerhalb der geplanten Testdauer auszulösen Somit sind umfangreiche Voruntersuchungen beziehungsweise ausführliche Kenntnisse über die zu testenden Bauelemente erforderlich um geeignete Stressbedingungen definieren zu können Aus diesem Grund ist der Marathon-Stresstest vor allem für die Hersteller von Bauelementen geeignet die die Zuverlässigkeit ihrer SiCMOSFETs quantifizieren wollen Für einen qualitativen Vergleich der GateOxid-Zuverlässigkeit von Bauelementen verschiedener Hersteller ist der Test eher ungeeignet Hier sollte stattdessen ein Endof-Life-Stresstest wie der Gate-Spannungs-Stufen-Stresstest eingesetzt werden 6 9 Gate-Spannungs-StufenStresstest Bei diesem Test wird eine kleinere Anzahl von SiC-MOSFET-Bauelementen untersucht Rund 100 Teile werden bei der maximal zulässigen Sperrschichttemperatur Tj max in schrittweise ansteigenden Gate-Stress-Stufen für eine definierte Stresszeit tstr beispielsweise 24 Stunden oder 168 Stunden pro Stufe getestet Bild 4 Nach jeder Erhöhung des Spannungspegels überprüft man die Bauelemente auf GateSource-Leckströme fehlerhafte Chips werden gezählt und entfernt Im ersten Schritt werden die Chips bei der empfohlenen Gate-Nutzungsspan