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Leistungselektronik Dr Thomas Aichinger promovierte 2010 in Elektrotechnik an der Technischen Universität Wien 2011 und 2012 war Aichinger Postdoktorand an der Penn State University PA USA Seit 2012 ist er Teil des SiC-MOSFET-Technologieentwicklungsteams von Infineon außerdem ist er derzeit Vorsitzender der SiC-Sitzung des IEEE International Reliability Physics Symposium IRPS und Co-Vorsitzender der Arbeitsgruppe im JEDEC-Unterkomitee JC-70 2 das sich mit den Standards für SiC-Leistungshalbleiter PECS beschäftigt EA_EK 08 pdf S 1 Format 210 00 x 110 00 mm 06 Apr 2021 13 15 42 nung UGS rec vorgespannt zum Beispiel bei +15 Voder +18 V Im zweiten Schritt wird die maximal zulässige Gate-Spannung UGS max verwendet Anschließend wird die Gate-Spannung nach jedem Schritt um beispielsweise +2 Vso lange erhöht bis alle Bauelemente ausgefallen sind UGS EOL Am Ende analysiert man Zeit und Anzahl der ausgefallenen Bauelemente mithilfe der WeibullStatistik Bei einem Test wurden zum Beispiel Chips von vier verschiedenen Herstellern überprüft Bild 5 darunter auch SiC-Trench-MOSFETs von Infineon Viele Bauteile vor allem aber jene von M1 fielen wegen einer hohe Anzahl von extrinsischen Ausfällen bei bereits relativ niedrigen Gate-Spannungen auf Die vierte Gruppe zeigt die höchste Gate-Oxid-Zuverlässigkeit Erste ex - trinsische Ausfälle treten dort erst bei Stressstufen auf wo bereits alle Bauteile von M1 M2 und M3 ausgefallen waren Zusammenfassung Die Zuverlässigkeit des Gate-Oxids von SiC-MOSFETs hat sich in den vergangenen Jahren deutlich verbessert Trotzdem sind die Defektdichten am Ende des Prozesses noch zu hoch weswegen eine Annäherung an den Silizium-Standard also eine einstellige ppm-Rate schwierig ist Um sich dem Silizium-Standard anzunähern müssen alle SiC-Bauteile am Ende des Herstellungsprozesses einem Screening unterzogen werden das Bauteile mit potenziell lebensdauerkritischen Defekten aussortiert Dabei gilt Je dicker das Bulk-Oxid desto schärfer und effizienter kann das elektrische Screening gestaltet werden Mithilfe des Marathon-Stresstests lässt sich die maximale Ausfallwahrscheinlichkeit von industriellen SiC-Trench-MOSFETs im Feld unter typischen Betriebsbedingungen abschätzen Bei dem Test wird eine große Anzahl von Bauelementen mit Spannungen nahe der Betriebsspannung belastet Die Ergebnisse des Tests zeigen dass durch eine optimierte Verarbeitung und ein effizient gestaltetes elektrisches Screening SiC-MOSFETs ebenfalls eine exzellente Gate-Oxid-Zuverlässigkeit erreichen können die der von Si-Bauelementen in nichts nachsteht Sobald jedoch die Gate-Oxid-Zuverlässigkeit von einer begrenzten Anzahl an Bauelementen mit weitgehend unbekannten Gate-Oxid-Eigenschaften verglichen werden soll ist der Marathon-Stresstest eher ungeeignet Dafür wurde ein generischer Endof-Life-Stresstest der Gate-Spannungs-Stufen-Stresstest entwickelt Dieser bietet zwar nicht die gleiche Vorhersagekraft in Bezug auf die Ausfallwahrscheinlichkeit über die Lebensdauer wie der Marathon-Stresstest ist jedoch deutlich einfacher durchzuführen und daher nützlich um die Zuverlässigkeit von SiC-MOSFETs verschiedener Hersteller zumindest qualitativ zu vergleichen RH