Der Blätterkatalog benötigt Javascript.
Bitte aktivieren Sie Javascript in Ihren Browser-Einstellungen.
The Blätterkatalog requires Javascript.
Please activate Javascript in your browser settings.
20 Elektronik 08 2021 Leistungselektronik auf Stresstestanalysen beruhen die auf spezifischen Mission-Profilen basieren Mit diesen lassen sich kritische Betriebsbedingungen für SiCBauteile bewerten und neue potenzielle Ausfallmechanismen verstehen Elektrisches Gate-Oxid-Screening Indem die Defektdichte während des Herstellungsprozesses minimiert wird verringert sich die Anzahl an Bauteilen die am Ende des Prozesses kritische Gate-Oxid-Defekte beinhalten Trotzdem weisen heute auf Siliziumkarbid gefertigte Gate-Oxide noch deutlich höhere extrinsische Defektdichten auf als vergleichbare Silizium-Bausteine Bild 2 Dadurch steigt die Wahrscheinlichkeit für Frühausfälle im Feld Damit SiC-MOSFETs ähnlich zuverlässig arbeiten wie ihre Gegenstücke aus Silizium sind daher zusätzliche elektrische Selektionsverfahren nötig Nur so lassen sich potenziell schwache Bauelemente mit hinreichender Effizienz identifizieren und eliminieren Ein klassisches Beispiel für ein solches elektrisches Auswahlverfahren ist ein Burnin-Test Bei diesem Test werden die Bauelemente typischerweise bei niedrigen Gate-Spannungen und erhöhten Temperaturen für längere Zeit belastet Bauteile die ausfallen werden entfernt die anderen dürfen ausgeliefert werden Dieser Ansatz hat jedoch mehrere Nachteile Ein Burnin ist zeitaufwendig kostspielig und kann aufgrund des langanhaltenden Gate-Stresses bei hoher Vorspannung Bias und hoher Temperatur dazu führen dass kritische elektrische Bauteilparameter wie z Bdie Schwellenspannung und der OnWiderstand zu driften beginnen Diese Effekte sind allgemein als SpannungsTemperatur-Instabilitäten Bias Temperature Instabilities bekannt 2 Besser geeignet ist darum ein weitaus kürzerer dafür deutlich schärferer elektrischer Endtest der im Folgenden als »Screeningtest« bezeichnet wird Dabei werden die einzelnen Bauelemente hohen Spannungspulsen am Gate mit definierter Amplitude und Zeit ausgesetzt 3 4 Spannung und Zeit werden dabei so ausgelegt dass Bauelemente mit kritischen extrinsischen Defekten ausfallen Übrig bleiben nur Chips ohne oder mit nur unkritischen extrinsischen Defekten Die Zuverlässigkeit des Gate-Oxids bei der überlebende Population ist nach dem Screeningtest deutlich höher 5 Eine Voraussetzung für ein schnelles und effizientes Gate-SpannungsScreening ist eine Bulk-Oxidschicht die deutlich dicker ist als jene die nötig wäre um lediglich intrinsische Lebensdauerziele zu erfüllen Durch die dickere Oxidschicht lassen sich Screening-Spannungen verwenden die erheblich höher sind als die typische Betriebsspannung der Bauelemente ohne dass dadurch fehlerfreie Bauelemente geschädigt werden Dabei gilt Je höher das Verhältnis von Screeningspannung zu Betriebsspannung ist desto effizienter wirkt das elektrische Screening und desto niedriger ist danach die Fehlerwahrscheinlichkeit im Feld 6 Ein Nachteil der dickeren Bulk-Oxidschicht ist ein leicht erhöhter elektrischer Widerstand im MOS-Kanal Dieser ist in erster Näherung direkt proportional zur Dicke des Gate-Oxids und kann in bestimmten Fällen einen großen Teil des gesamten On-Widerstands ausmachen Dies gilt insbesondere bei Bauelementen niedrigerer Spannungsklassen die einen vergleichsweise geringen Widerstand in der Driftzone aufweisen Die hohe Screeningeffizienz und damit auch die ausgezeichnete GateOxid-Zuverlässigkeit von SiC-MOSFETs haben also einen Preis Der On-Widerstand steigt leicht Dieser Kompromiss lässt sich zwar nicht völlig umgehen doch die Tatsache dass sich die Bulk-Oxiddicke unterschiedlich stark auf den On-Widerstand und die Zuverlässigkeit des Gate-Oxids auswirkt kann man nutzen So steigt die Zuverlässigkeit des Gate-Oxids durch Verwendung höherer Screeningspannungen exponentiell mit der Oxiddicke Bild 2 SiC-Bauelemente weisen deutlich mehr extrinsische Defekte im Gate-Oxid auf Bild 3 Weibull-Verteilung der Ausfallwahrscheinlichkeiten im MarathonTest für die drei verschiedenen SiC-Trench-MOSFET-Probengruppen mit unterschiedlichen extrinsischen Defektdichten Bilder Infineon Technologies Bild 4 Vor und nach jeder Stresssequenz werden die Chips auf Gate-Source-Leckströme überprüft Bild Infineon Technologies