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Schwerpunkt|Speicher-ICs 20 www markttechnik de Nr 29 2020 Leseverstärker speichern diese Werte in einer Gatterstruktur den Row Buffers Die Row Buffers verhalten sich wie ein Cache der den aus einer ein Wordline gerade ausgelesenen Wert speichert Das ist wichtig weil die ursprüngliche Ladung in der Zelle durch den Lesevorgang verloren geht Der gesamte Leseprozess ist also naturgemäß langsam Je kleiner die Kondensatoren und je länger die Bitlines um so länger dauert der Leseprozess Er bestimmt wesentlich die Zugriffszeit Über das vergangene Jahrzehnt ist dieser Wert praktisch konstant geblieben Dass die Bandbreite der DRAMs dennoch stetig gestiegen ist liegt daran dass in den DRAMs eine höhere Parallelität realisiert wurde Die Prozessoren die in Desktops arbeiten enthalten einen sogenannten Memory Controller Über ihn werden alle Zugriffe auf den Hauptspeicher abgewickelt Prozessoren können mehrere Memory Controller enthalten Jeder Memory Controller hat einen oder mehrere Channels Jeder Speicherkanal besteht aus einem Befehls-Adress-Bus und einem Datenbus der in der Grundeinstellung 64 bit breit ist Über einen solchen Kanal können eines oder mehrere Module verbunden werden Jedes Modul besteht aus einem oder zwei Ranks Ein Rank enthält eine gewisse Anzahl von DRAM-Chips Zusammen stellen sie genügend Bits pro Zyklus zur Verfügung um den Datenbus zu füllen Normalerweise ist der Datenbus 64 bit breit Wenn jeder DRAM-Chip 8 bit zur Verfügung stellt wenn sie also zu 8 bit organisiert sind muss ein Rank acht Chips enthalten Gibt es mehr als einen Rank müssen die Chips auf denselben Bus gemultiplext werden Sie können also nicht gleichzeitig Daten auf den Bus geben Die Chips arbeiten im Lockstep sie führen also immer die exakt gleichen Befehle aus und können nicht separat adressiert werden Jeder Chip besteht aus verschiedenen Memory Banks Das sind die Matrix-Strukturen die aus Wordund Bitline sowie Leseverstärkern und Row Buffern bestehen Weil die Chips in einem Rank im Lockstep arbeiten kann sich der Ausdruck Memory Bank auch auf die acht Banks über die acht Chips desselben Rank beziehen Im ersten Fall wird meist der Ausdruck Physical Bank benutzt im zweiten Falle wird logische Bank bevorzugt aber die Teminologie ist nicht klar definiert Mit diesen Begriffen können wir nun über verschiedenen DRAM-Typen und DRAM-Generationen sprechen und verstehen wie sich jede Generation gegenüber der vorausgegangenen verbessert hat Fangen wir bei den regulären DRAM-Modulen für PCs an Zunächst zu den Single-Data-Rate-DRAMs SDR In den SDR-Typen werden Schnittstelle und Datenbus mit derselben Frequenz wie der Speicher selber getaktet Auf die SDR-Generation folgte die erste Double-Data-Rate-Generation DDR Hier werden zwei Datenworte pro IO-Taktzyklus übertragen das erste Wort an der steigenden und das zweit Wort an der fallenden Flanke des Taktes Dazu wurde das Prefetching eingeführt Zwischen den DRAM-Banks und den AusgangsSchaltkreisen ist der Prefetch Buffer platziert Es handelt sich um einen kleinen Buffer der die doppelte Anzahl der Bits speichern kann die pro Zyklus auf den Bus des SDR-Typs gegeben werden In einem x8 bit organisierten Bus ist der Prefetch Buffer 16 bit groß Es handelt sich also um einen 2n-Prefetch-Buffer Mit dem Prefetch Buffer stehen genügend Daten zur Verfügung um den Bus mit einem Wort an der steigenden und fallenden Flanke zu füllen Dieselbe Idee liegt den DDR2-Typen zugrunde nur dass der Prefetch Buffer jetzt 4n groß ist Das erlaubt es den Designern den IO-Takt gegenüber dem internen Takt des Speichers zu verdoppeln In DDR3-Typen verdoppelt sich die Größe des Prefetch-Buffers noch einmal auf 8n sodass der IO-Takt gegenüber dem internen Takt vervierfacht werden kann Leider lässt sich diese Vervielfachung des Taktes nicht weiter treiben Würde man den Prefetch Buffer noch einmal auf 16n verdoppeln würden bei jedem Lesebefehl 16 × 64 bit an den Prozessor übertragen Dass ist die doppelte Breite eines typischen Cache-Busses Wenn nur eine Cache Line nutzbare Daten enthielte würde viel Zeit und Energie für die Übertragung der zweiten Cache Line verschwendet Deshalb wird in DDR4-Typen der Prefetch-Bus nicht verdoppelt sondern eine neue Technik verwendet Bank Grouping Hier werden mehrere Gruppen von Banks eingeführt Jede Gruppe verfügt über einen eigenen 8n-PreDas Prefetching in den DDR-DRAMs Die DDR-Spezifikationen Bilder imec