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NEXT & FEXT in PCB Routing -28dB @1 2G Nyquist anhand der JEDEC-DRAM-Spezifikation durch Dabei wird jede Flanke mit der zugehörigen Flanke des Referenzoder Taktsignals verglichen und das zugehörige Timing überprüft zum Beispiel DQS zu DQ DQS zu Clock werden die Setupund Hold-Zeiten bestimmt wie auch die Jitterwerte Überund Unterschwingen der Spannungspegel vermessen Automatisch wird auch ein Bericht in pdf-Format wie in Bild 11 erzeugt um die Auswertung zu erleichtern ■ Wie gehts weiter mit DDR5? Mit der hier gezeigten Entwicklungsprozedur für Hochgeschwindigkeitsschnittstellen wird der Bereich vom Entwurf bis zum Test in eine virtuellen Umgebung mittels EDA abgedeckt Der ungebrochene Bedarf an höherer Bandbreite und größerem Cachespeicher erzwingt eine Verkürzung der Entwicklungszeit auch für komplexe Speicherschnittstellen die aufgrund der verminderten Timingund Spannungspegel-Margen eine komplexe und hohe Anzahl an Spezifikationsüberprüfungen erfordern und nicht mehr einfach per Kopie im Layout auf die nächste Generation übertragen werden können Die kommenden DDR5-Systeme werden 3200 bis 6400 Mbps Megabits per second per pin erreichen und das Befolgen teurer DesignDigitale Speicheroszilloskope Leistungsstark und wirtschaftlich MSO5000 Serie Digitale High-End-Speicheroszilloskope • Bode-Diagramm für lineare Kurvendarstellung • 70 100 200 und 350 MHz analoge Bandbreite per Software-Upgrade • 2 70 100 MHz oder 4 analoge Kanäle Upgrade + 16 digitale Kanäle MSO • Bis zu 8 GS sek Echtzeit-Abtastrate • Bis zu 200 Mpts Speichertiefe Option • 500 000 wfms sek Wellenform-Erfassungsrate Aktion → Kostenlos bis 30 06 2020 Protokollanalyse Wellenformgenerator Leistungsanalyse TECHNOLOGY II ab€809 - plus MwSt 3 Jahre Garantie verlängerbar! X-IN-1 RIGOL Technologies EU GmbH Telefon +49 89 8941895-0 infoeurope@rigol com www rigol eu Rigol_DE_06 pdf S 1 Format 210 00 x 145 00 mm 27 May 2020 11 34 12 regeln wird immer schwieriger Wie will man die Abweichungen beurteilen ohne sie quantifizieren zu können? Kann man einen anderen Lagenaufbau wählen? Wie müssen die Via an die Systemimpedanz angepasst werden? Bild 12 Nearend NEXT und Farend FEXT Übersprechen S-Parameter eines DDR4-Datenbusses DQ Anzeige