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30 DESIGN&ELEKTRONIK 06 2020 Systemdesign Leiterplattenentwurf Einer der Hauptunterschiede von DDR3 zu DDR4 stellt der Übergang von der in Bild 8 gezeigten »Push-Pull-I O«- Technologie zur »Pseudo-Open-DrainI O«-Technologie welche die Verluste reduziert und in GDDR3 und 5 zuverlässig eingesetzt wird und in Folge die Timingbasierte Spezifikation auf eine Bitfehlerratengetriebene Spezifikation umstellt um sich auf die Augenöffnung zu fokussieren Trotzdem bieten die DDR5-Geschwindigkeiten viele Herausforderungen Zuerst zu erwähnen sind die zunehmenden BeBild 13 DDR4 Kanal mit einer nichtgezeigten Cutoff-Freqenz von 3 2 GHz bei 2 4 Gbps oben and 6 4 Gbps unten einträchtigungen der Signalintegrität das heißt Verkleinerung der Augenöffnung durch ISI Inter Symbol Interference und RJ Random Jitter bei einer Marge von weniger als 100 ps für den physikalischen Kanal bestehend aus Platinen Gehäusen Steckern Zunehmend kleine Signalpegel zum Beispiel bei LPDDR4x 0 6 Vführen zu erhöhter Rauschempfindlichkeit Wie erwähnt sind bei Bitfehlerraten im Bereich 10-16 transiente Simulationen nicht mehr sinnvoll insbesondere wenn das Übersprechen vieler benachbarter Leitungen berücksichtigt werden muss Zweitens ist daher das Übersprechen detaillierter zu betrachten Bereits bei der EM-Extraktion des S-Parametermodells des Kanals kann Nearend-NEXT und Farend-Crosstalk FEXT Informationen über potentielle Probleme und mittels TDR Time Domain Reflektometrie ihre zugrundeliegenden physikalischen Strukturen liefern die Aussagen über die Toleranzen im System zulassen Bild 12 Die dritte Herausforderung gründet im gleichzeitigen Schalten aller Ausgänge Simultaneous Switching Noise SSN welches eine Simulation unter Berücksichtigung der Spannungsversorgungsleitungen erforderlich macht Eine vierte Herausforderung ist die Kanalbandbreite das heißt die Kanaldämpfung Eine modifizierbare Equalisierung Deemphasis DFE Decision Feedback Equalization bei Treibern beziehungsweise Empfängern ist nötig um vollständig geschlossene Datenaugen zu restaurieren Das obere Datenauge in Bild 13 zeigt einen bei 2 4 Gbps funktionierenden Datenkanal dessen Datenauge bei einer DDR5-Geschwindigkeit von 6 4 Gbps rechts vollständig geschlossen wäre Dies zeigt deutlich die Notwendigkeit des Einsatzes von DFEund CTLE-Techniken Continuouis Linear Time Equalization in DDR5 welche im vorgestellten Designflow ebenso berücksichtigt werden indem sogenannte IBIS-AMI-Modelle IBIS = Input Output Buffer Interface Specification Treiberund Receivermodellierung des Schaltverhaltens für Memory-Controller und DRAM eingesetzt werden welche die besagten Techniken in die statistische Simulation für DDR4 und 5 einbringen ■ HochgeschwindigkeitsSchnittstellen erfolgreich umsetzen Moderne Simulationswerkzeuge wie SIPro innerhalb der Pathwave Advanced Design System-Suite mit der Memory-DesignerKomponente bieten einen schnellen und umfassenden Entwurfsapparat zur Dimensionierung eines Speichersystem in der PreLayout-Phase bis zur Post-Layoutverifikation und Spezifikationsüberprüfung mittels moderner Oszilloskop-Tests Dies ermöglicht Ingenieurinnen und Ingenieuren die neuen Herausforderungen von DDR4-und DDR5-Systemen zu meistern und ebenso auch andere High-Speed-Schnittstellen zum Beispiel SERDES PCIe4 5 MIPI u a zuverlässig umzusetzen jk www designelektronik de