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26 DESIGN&ELEKTRONIK 06 2020 Systemdesign Leiterplattenentwurf Eine zwischengeschaltete Komponente treibt die restaurierten Signale auf dem Modul wie in Bild 1 in der unteren Reihe für ein sogenanntes Registered DIMM gezeigt wobei die Registerkomponente Data bus per slot CMD ADR slot 1 CMD ADR slot 2 VDD VSS 1 no DC current 0 VDD Pseudo open Drain Slot 1 Slot 2 Motherboard PCB Model Extraction Memory Designer Schematic setup Post Processing Compliance test SO-DIMM PCB Model Extraction Connector Sparameter DRAM IBIS model CTRL IBIS model Bild 8 SECO Embedded-Computing-System-Speicherbus Schematische Darstellung Bild 9 Schritte im Entwurf zur Erzeugung eines Simulationsmodells während ein bis zwei Taktzyklen auf Kosten der zusätzlichen Zugriffszeit Latenz die Signale erneut treibt Dadurch kann der zusätzliche Aufwand auf der Systemplatine eingespart werden Geschwindigkeit Die zusätzliche Taktsignalperiode wie beim RDIMM Registered DIMM kann auch direkt vom Controller unterstützt werden sodass die Geschwindigkeit bei entsprechender Busauslastung auf ein sogenanntes »2T-Timing« reduziert wird bei dem nur jeden zweiten Taktzyklus ein Befehl oder eine Adresse eingelesen werden Die Lastreduktion des »RDIMM« kann ebenso auf den Datenbus angewandt werden dann spricht man von einem sogenannten »Load Reduced« DIMM siehe Bild 1 wo durch den Redrive der Daten größere Speichersysteme ermöglicht werden natürlich mit entsprechend zusätzlicher Latenz Dieser Artikel beschäftigt sich mit der Berechnung der Geschwindigkeitsreserven eines Befehls-Adressbusses für Uund RDIMMs Ein Hauptverursacher von unerwünschtem Übersprechen bildet das gemeinsame gleichzeitige Schalten des kompletten Datenbusses SSN Simultaneous Switching Noise das heißt alle 64 Treiber ziehen im Lesemodus Strom auf dem Modul Nun kann aber gerade die andere Speicherrank auf besagtem Modul oder im Nachbarsteckplatz gerade in diesem Zeitraum die nächste Befehls-Adresssequenz empfangen Um das Einkoppeln der Störung über das Massenetz vom Datenbus auf den Adressbus zu vermeiden werden die Busse auf unterschiedlichen Lagen verdrahtet Während der Datenbus auf Masse als Stromrückführungspfad referenziert ist der Adressbus auf VDD die Spannungsversorgung referenziert und zwar unter gründlicher Betrachtung des Frequenzverlaufs der Impedanz der Entkopplungskondensatoren Die Bilder 2 und 3 zeigen eine entsprechende Implementierung auf Motherboard und DIMM Bild 10 A12 am DRAM U1 weit entfernt von der »fly by end«-Terminierung des CMD-ADR-Buses oben nahe der Terminierung unten y-Achse Spannungspegel in Vwww designelektronik de