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24 DESIGN&ELEKTRONIK 06 2020 Systemdesign Leiterplattenentwurf 40-Ohm-Routing 8 DQ 2 DQS 1 DM DBi CTRL U1 U2 U3 U5U6 U7 U8 U10 U9 U4 Die große Anzahl der Variationen von Spannung und Temperatur die es zu überprüfen gilt um ein robustes Systemdesign zu gewährleisten erfordert einen automatisierten Simulationsablauf um die Systemmargen korrekt vorherzusagen Im Ausblick werden die Herausforderungen für die neu eingeführten DDR5 Systeme gezeigt und wie diese mittels Simulation gelöst werden können ■ Die Organisation von DDR-Speichermodulen Eine Speicherseite eines handelsüblichen DDR4-Speicherriegels besteht für den Controller aus 64 bit mit Fehlerkorrektur ECC aus 72 bit Der einzelne DRAM-Chip stellt hierbei 4 8 oder 16 dieser Bits Um somit eine ganze Seite zu erstellen benötigt der Entwurf 16 18 mit ECC in ×4 organisierte DRAMs oder 8 9 mit ECC ×8 DRAMs beziehungsweise 4 5 ×16 DRAMs Eine solche Seite wird als »Rank« bezeichnet Besteht ein solches Speichermodul zum Beispiel aus 8 DRAMs in erforderlicher ×8-Organisation und der einzelne DRAM hat eine Speicherkapazität von zum Beispiel 4 Gbit so hat das Speichermodul ein Speichervolumen 4 GByte 8 bit = 1 Byte 8 × 8 bit = 64 bit Jeder der einzelnen DRAM-Bausteine empfängt die Steuerund Adresssignale des Controllerchips sodass der Controller auf die jeweilig aktivierte DRAM-Seite lesend oder schreibend zugreifen kann Der dynamische Zugriff auf die Daten bedeutet dass diese beim Lesen gelöscht werden und per Refresh zurückgeschrieben werden müssen Eine beispielhafte Organisation zeigt Bild 1 wo der Datenbus über zwei Steckplätze verteilt ist in die jeweils ein DIMM Dual inline Memory Module mit entsprechender DRAM-Bestückung platziert werden kann Insgesamt zeigt die Abbildung ein System mit 4 Ranks Seiten indem The CTRL-CMD-ADR bus is power VDD referenced The data bus is ground referenced 8 DQ 2 DQS 1 DM DBi CA R-Term Crtl R-Term DRAM CLK R-Term 40-Ohm-Routing 60-Ohm-Routing DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM CMD-ADR bus slot 1 Signal Ground Power DIMM Motherboard Current return path via ground plane The complete current returns via ground only a small change in current can be seen on the VDD rail Signal Ground adjacent in the stack up Vvdd t Vsig t Vss t t V With ideal Decoupling an AC short allows symmetrical Power Ground rail noise Bild 2 Motherboard Layout mit ReferenzSpannungsversorgung VDD CA rot und Masse DQ blau zur Illustration auf nur einer Lage gezeigt Bild 3 Unbuffered DIMM mit aufgespaltener Referenz Prinzip wie in Abb 2 Bild 4 Stromrückpfad auf der Masse und Spannungsversorgung sind identisch bei Speichermodul und Hauptplatine www designelektronik de