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DESIGN&ELEKTRONIK 06 2020 23 Leiterplattenentwurf Systemdesign Mehr Zuverlässigkeit durch Simulation Die Herausforderungen beim Leiterplattenlayout von Hochgeschwindigkeitsschnittstellen steigen mit DDR5 erneut Aber auch PCI Express stellt hohe Anforderungen an das Leiterplattendesign Wie man Übersprechen Jitter und EMV in den Griff bekommt aber auch welche Fallstricke bei der Simulation lauern zeigt das Beispiel eines DDR4-Speichermoduls Simon Muff Business Development Manager Keysight Technologies Die frühest mögliche Kenntnis über die Eigenschaften der Übertragungsstrecke nimmt an Bedeutung zu da mit steigender Geschwindigkeit und Bandbreite die Spannungsund Zeittoleranzen schwinden Die Erhöhung der Taktfrequenzen erfordert ein Design der Verbindungen jenseits des klassischen Place&Route-Prozesses mit vorsichtiger Impedanz-Optimierung der Leitungen und Durchkontaktierungen Bei einem DDR-Speichersystem limitiert oft nicht der High-Speed-Datenbus die Systemperformance sondern der SteuerAdress-Bus der aufgrund der größeren Last Beschaltung an DRAMs durch die höhere RC-Konstante ein verlangsamtes Schalten erfordert Für Commodity DDR4-DRAM kann der Steuer-Adress-Bus als Stromrückführungspfad auch das Spannungsnetz VDD referenzieren die Low-Power-Variante LPDDR4 LPDDRx jedoch das Massenetz Ground Je nach Lagenaufbau lässt sich so die Layout-Komplexität reduzieren Somit muss bereits bei der Modellextraktion mittels EM-Simulation zur Erzeugung eines S-Parametermodells auf die korrekte Referenz bei der Definition der Anschlüsse Ports geachtet werden sowie die Entkopplung mittels Kapazitäten der Spannungsversorgung berücksichtigt werden Moderne Softwarewerkzeuge erleichtern die Aufgabe schneller und genauer Modellierung zur Reduktion von Übersprechen und Stoßstellen um zuverlässige DDR4-und DDR5-Systeme zu entwerfen Dieser Artikel zeigt beispielhaft den Simulationsablauf innerhalb eines kompletten Entwurfablaufs von der Architekturdefinition bis zur Post-Layout-Verifikation und zum virtuellen Test des Systems Die historische Entwicklung des DDR-Systems wird ebenso beleuchtet wie die limitierenden Faktoren der Speicherschnittstelle bis hin zur korrekten Modelldefinition der EM-Extraktion der S-Parameter unter Berücksichtigung des physikalisch existenten Stromrückführungspfads CTRL DQ Bus CTRL Bus CA Bus per channel CA Bus per slot x8 x4 U-DIMM Unbuffered DIMM DQ DQS DM x8 16 CMD-ADR CTRL CLK Register R-DIMM Registered DIMM DQ DQS DM x4 x8 CMD-ADR CTRL CLK LR-DIMM Load-Reduced DIMM DQ DQS DM CMD-ADR CTRL CLK LR buffer Bild 1 DRAM Kanalund Speichermodularchitektur Bilder Keysight www designelektronik de