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06 2020 Elektronik 43 Mikroelektronik Interconnects die winzigen Verdrahtungsstrukturen der Chips verteilen den Takt und andere Signale stellen die Versorgungsleistung und Masseanschlüsse bereit und verbinden die Transistoren des Chips Diese Interconnect-Strukturen sind als unterschiedliche Metallisierungslagen als lokale Verbindungen Mx auf der Zwischenebene sowie als semiglobale und globale Verdrahtungen ausgebildet Die Gesamtzahl der Lagen kann dabei bis zu 15 erreichen wobei die typische Anzahl der Mx-Lagen zwischen drei und sechs liegt Jede dieser Verbindungslagen enthält metallische Leiterbahnen mit einer gemeinsamen parallelen Ausrichtung und dielektrische Materialien Die Metallisierungslagen sind untereinander über vertikale Durchkontaktierungen Via verbunden die mit Metall gefüllt sind Seit seiner Einführung Mitte der 1990er-Jahre ist der Kupferbasierte Cu Dual-Damascene-Prozess in Verbindung mit einem Lowk-Dielektrikum z B SiO2 SiCO Hund Luftspalt das Arbeitspferd in der Herstellung von metallischen Leiterbahnen und Durchkontaktierungen sowohl für Logikwie Speicher-Chips Die traditionelle Skalierung der CMOSTechnik in Form aufeinander folgender Technikknoten erfordert die Reduzierung der Dimensionen der Verbindungsstrukturen die am Schluss zur Verknüpfung der Bauelemente BEOL Back End of Line auf dem Chip aufgebracht werden Ziel ist es den Mittenabstand der Leiterbahnen Pitch im weiteren Text als Leiterbahnabstand bezeichnet zu verringern Die Miniaturisierung von FinFET-Transistoren dürfte sich zukünftig verlangsamen Die Dimensionen der Verbindungsstrukturen im BEOL-Bereich dagegen werden weiterhin mit dem Faktor ~0 7× verkleinert um mit der erforderlichen flächenbezogenen Chip-Miniaturisierung Schritt zu halten Die fortschrittlichsten InterconnectTechniken die derzeit in Produktion sind z Bder 10-und 7-nm-Technikknoten haben lokale M1-Lagen mit einem Mittenabstand der Leiterbahnen bis herab zu 36 nm damit sie zu den Dimensionen der Transistoren passen Um die Leistungsfähigkeit der Metallverbindungen aufrecht zu erhalten hat die Halbleiterindustrie damit begonnen Kobalt Co als eine alternatives Material für die Metallisierung sowie Luftspalte als Alternative zum LowkDielektrikum zu verwenden sowohl in Speicherals auch in Logik-ICs Die Integration von Dünnfilm-Transistoren TFT auf der Zwischenebene intermediate der Verdrahtung gilt ebenfalls als gute Gelegenheit um zusätzliche Funktionen zu integrieren Auf dieser Zwischenebene ist die ViaDichte relativ niedrig Dadurch ist genügend Platz für kleine Transistoren wie TFTs vorhanden Sie lassen sich hier in einer Reihe von Applikationen einsetzen unter anderem in der Stromversorgung Die ersten Techniken mit TFTs in der Zwischenebene waren hauptsächlich auf Applikationen wie das IoT Internet of Things beschränkt Auf dem Weg zur 3-nm-Verbindung Die Verkleinerung der Dimensionen der Chip-Komponenten unter den 5-nmTechnikknoten wird zu einer wachsenden Herausforderung Dies ist hauptsächlich durch die Einschränkungen der Elektrostatik und die strukturelle Variabilität in der Herstellung der elektrisch aktiven Bauelemente FEOL Front End of Line bedingt sowie durch Routing-Engpässe erhebliche Signalverzögerungen durch RC-Anteile und die sehr dichte Verdrahtung Die RCbedingte Signalverzögerung entsteht durch den reduzierten Querschnitt der metallischen Leiter Mit dem kleineren Querschnitt erhöht sich der RC-Wert Produkt aus Widerstand und Kapazität der Verbindungen was nicht nur zu einer starken Vergrößerung der Signalverzögerung führt sondern auch die Verlustleistung erhöht Diese Probleme Bild 1 Der Werkzeugkasten des IMEC für die Miniaturisierung von Chip-Verbindungen auf 3-nm-Prozesse und kleiner setzt auf neue Leiterbahnen und die Integration zusätzlicher Funktionen Bild IMEC