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44 Elektronik 06 2020 Mikroelektronik Bild 3 Semi-Damascene-Modul schematische Darstellung links und eine Aufnahme mit dem Rasterelektronenmikroskop rechts Bild IMEC zeigten sich bereits bei früheren Technikknoten und sie verschlimmern sich mit jeder neuen Generation Um die Miniaturisierung der Verbindungen zukünftig fortzusetzen über den 5-nm-Technikknoten hinaus erforschen die Wissenschaftler beim IMEC Interuniversity Microelectronics Centre eine Reihe von ProzessInnovationen und neue Materialien Der Werkzeugkasten für zukünftige Verfahren zur Fertigung von Chip-Verbindungsstrukturen Bild 1 umfasst auch die Einführung der Single-PrintEUV-Lithografie EUV Extreme Ultra Violet mit Dual-Damascene-Integration außerdem mit Semi-DamasceneProzessen in Kombination mit Luftspalten und Supervia-Strukturen zur Verbesserung der Routing-Situation als Miniaturisierungsbeschleuniger Scaling Booster Alle diese Innovationen verlangen neue Leiterbahnen mit einer besseren Kennzahl FOM Figure of Merit im Vergleich zu traditionellen Chip-Verdrahtungstechniken mit Cu oder Co Der Werkzeugkasten wird ergänzt durch die Integration von TFTs im BEOL-Prozess für eine Reihe zusätzlicher Funktionen In den folgenden Abschnitten werden diese Maßnahmen detailliert vorgestellt Von Dual Damascene Die Halbleiterindustrie wird die gegenwärtige Dual-Damascene-Technik so lange wie möglich beibehalten bevor sie auf einen neuen Integrationsprozess übergeht Der Schlüssel zur weiteren Nutzung von Dual Damascene in Richtung kleinerer Leiterbahnabstände ist die Einführung der SinglePrint-EUV-Lithografie zur Strukturierung der dichtesten Leiterbahnen auf den Lagen M1 und M2 und deren Durchkontaktierungen V1 was die Prozesskomplexität reduziert Im Hinblick auf die gegenwärtigen Immersionsbasierten Multi-Patterning-Optionen ermöglicht Single-Print-EUV einen kosteneffektiven und signifikant kürzeren Prozessfluss Die wahren Vorteile dieses Ansatzes werden bei Leiterbahnabständen bis herab auf mindestens 30 nm erwartet Auf der IEEE International Interconnect Technology Conference IITC 2019 hat das IMEC einen Dual-Damascene-Testaufbau demonstriert der für die Fertigung von Logik-ICs im 3-nmTechnikknoten relevant ist Die M1-Lage wurde per Single-Print-EUV strukturiert Für die M2-Lage mit 21 nm Leiterbahnabstand wird vorgeschlagen ein hybrides Lithografie-Verfahren einzusetzen mit einem Immersionsbasierten 193-nm-SAQ-Prozess SAQ Self Aligned Quadrupole zum Aufbringen der Leiterbahnen und Graben Trench und einem Single-PrintEUV-Prozess für die Blockund ViaStrukturen Im Testaufbau wird eine Ruthenium-Metallisierung Ru ohne Diffusionsbarriere und ein Isolator mit einer Dielektrizitätskonstante von ε = 3 0 verwendet Damit wurde im Vergleich zu vorherigen Generationen eine Verbesserung des RC-Werts von 30 % erzielt ohne die Zuverlässigkeit zu tangieren Bild 2 Derzeit untersucht das IMEC-Team die Möglichkeiten der Realisierung von 16-nm-Leiterbahnabständen Die Realisierung einer derart aggressiven Abstandsregel ist eine Herausforderung aufgrund der Probleme z Bdurch die Schwankungsbreite die mechanische Stabilität und außerdem durch die wachsende Komplexität des Prozessablaufes da Multi-Patterning-Optionen erforderlich sind zu Semi Damascene Ein interessanter Ansatz zur Erweiterung des Damascenebasierten Prozesses in Richtung des 16-nm-Leiterbahnabstandes ist die Einführung eines Semi-Damascene-Moduls das in Verbindung mit traditionellen DualDamascene-Modulen existieren kann Der essenzielle Unterschied zwischen Semi Damascene und Dual Damascene besteht im Verzicht auf das chemischmechanische Polieren CMP Chemical Mechanical Polishing beim Metall dem letzten Verarbeitungsschritt im Dual-Damascene-Prozess Die Semi-Damascene-Verarbeitung beginnt mit der Strukturierung einer Via-Öffnung und ihrer Ätzung in eine Bild 2 RC-Charakteristik eines Dual-Damascene-Testaufbaus mit 21-nm Leiterbahnabständen und Ruthenium Ru als Material für die Verbindungen der Metallisierungslage Bild IMEC