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28 Elektronik 03 2020 Mikroelektronik mittleren Cu-Verbindungsschichten mit einem Abstand von 40 bis 60 nm wird die Leistung der Verbindungs-R-Cmit zunehmendem Seitenverhältnis AR verbessert definiert als Gesamthöhe Graben + Via nach der Politur dividiert durch die Grabenbreite Ein robuster selektiver Via-Füllprozess z B Ru Co gefolgt von einer Cu-Füllung wird eingesetzt um eine hohe AR-Lücken-Füllung für ein verbessertes R-C-Verhalten zu ermöglichen Darüber hinaus kann durch den Einsatz von Luftspalten airgaps eine signifikante zusätzliche Verbesserung der Kapazität erreicht werden Direkte Selbstanordnung DSA Da die Strukturgrößen für die Skalierung der Dichte immer kleiner werden ist die Fähigkeit zum Druck und zur korrekten Platzierung von Strukturen mit engen Abständen für die Fortsetzung von Moores Law von entscheidender Bedeutung Während die Druckfähigkeit durch Spacerbasierte Pitch-Division und EUV angegangen wird lösen diese Strukturierungstechniken aufgrund der grundlegenden physikalischen Einschränkungen der konventionellen optischen Lithographie nicht die Mängel bezüglich der Kantenplatzierungsfehler Edge Placement Error EPE insbesondere bei engen Abständen unter 30 nm In Zukunft muss ein neues DSAStrukturierungsverfahren Bild 3 angewandt werden das erstens das Bilden chemischer Strukturen mit entspannteren Abständen unter Verwendung konventioneller optischer Lithographie und zweitens den Einsatz dieser Strukturen als Basis für die Selbstmontage von Block-Copolymeren BCPs kombiniert um neue Linienraumstrukturen mit mehr als dreifach dichterer Teilung als die chemisch erzeugten Strukturen zu bilden Die Abstandsvariation in 30-nm-Rasterlinien mithilfe von DSA-Strukturen im Vergleich zur Spacerbasierten Rasterteilung konnte signifikant verbessert werden Darüber hinaus wurde ein DSAdefinierter Pitch bis 22 nm nachgewiesen Heterogene 3D-System-Integration und Packaging Die heterogene 3D-System-Integration zur Realisierung eines großen System in Package SiP das aus verschiedenen prozessoptimierten Chiplets besteht und dessen Gesamtleistung der der monolithischen Integration nahe kommt ist ein weiterer spannender und wichtiger Ansatz neben der monolithischen 3D-Integration um das Mooresche Gesetz fortzuschreiben Ein Hauptaugenmerk bei diesem Ansatz liegt darauf sicherzustellen dass die In-Package-Konnektivität sowohl mit geringem Overhead funktioniert als auch ähnliche Bandbreiten und Verdrahtungsdichten unterstützt wie On-Die-Verbindungen Möglich wird dies durch den Einsatz von Hybrid-Bonding als Ersatz für das konventionelle Lötbonden um die vertikale Dichte der Verbindungen Fläche beim Dieto-Waferund oder Waferto-Wafer-Stacking deutlich zu erhöhen Ein weiterer neuartiger Ansatz ist Omni-Directional Interconnect ODI der erstens eine FinePitch-Verbindung mit hoher Bandbreite von oberem zu unterem Die zweitens eine Verbindung von unteren Die zum Gehäuse für Stromversorgung und I Os ermöglicht und drittens eine neue direkte Verbindung vom oberen Die zum Gehäuse das eine direkte Stromversorgung unterstützt die mit monolithischen Implementierungen vergleichbar ist Das ODI-Packaging bietet neue Freiheitsgrade im 3D-Die-Stacking für die heterogene 3D-SystemIntegration die zu mehreren Vorteilen führen darunter geringere Latenzzeiten weniger Energie pro Bit und eine Bild 1 Für die weitere LG-Skalierung und damit Gate-PitchSkalierung über das hinaus was der FinFET bieten kann braucht es Gate-All-Around-Transistoren GAA wie Nanodrähte nanowires und Nanobänder nanoribbons Bild IEDM | Intel Bild 2 Monolithisch 3D gestapelte Ge-PMOSauf Si-NMOS-Strukturen auf Basis von 300-mmSchichtübertragungstechnologie Bild IEDM | Intel