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Mikroelektronik 03 2020 Elektronik 27 die Skalierung nach Moores Law fortschreiben bei gleichzeitiger Verbesserung der Rechenleistung Watt Jenseits der EUV-Lithographie gibt es neue Techniken der Strukturierung unter Verwendung von DSA Direct Self Alignment neue Verbindungstechniken Interconnects mit SubtraktionsMetallätzverfahren und 2D-Barrieren Hochleistungs-Germanium und 2D-Material-Transistoren Weitere Lösungsansätze sind GaN-Transistoren mit hoher Ladungsträgermobilität und großer Bandlücke Hybrid-Bonding-Verfahren und omnidirektionale Verbindungsstrukturen Darüber hinaus ermöglichen viele dieser neuen Technologien neue Lösungsansätze für integrierte Schaltungen wie die monolithische Ko-Integration von GaN-Bauelementen und Si-CMOS auf dem gleichen Wafer für zukünftige 5Gund Stromversorgungen Durch die Verwendung dieser neuen und spannenden Technologien ganzheitlich und gekoppelt mit Technologieund Design-Kooptimierung ist die Zukunft von Moores Law laut Chau glänzender denn je Transistor-Skalierung mit Nanodrähten und -bändern In den letzten zwei Jahrzehnten wurden Transistorskalierungen und Leistungssteigerungen durch Innovationen ermöglicht wie Strained-Si High-K Metal-Gate FinFET und sich selbstausrichtenden Kontakten FinFETs verbesserten insbesondere das elektrostatische Verhalten gegenüber Planartransistoren und ermöglichten die weitere Skalierung der Gate-Länge LG Jedoch für die weitere LG-Skalierung und damit Gate-Pitch-Skalierung über das hinaus was der FinFET bieten kann braucht es Gate-All-Around-Transistoren GAA wie Nanodrähte nanowires und Nanobänder nanoribbons Bild 1 Transistoren mit 2D-Kanal-Materialien wie MoS2 WS2 und WSe2 werden ebenfalls in Erwägung gezogen da sie das beste elektrostatische Verhalten und die beste LG-Skalierbarkeit bieten Sowohl GAA-Bauelemente als auch 2D-Material-Transistoren benötigen mehrere Kanäle für hohe Treiberströme Zusätzlich zur Gate-Pitch-Skalierung lassen sich monolithische 3D-Transistorenstapeln um die Zellenhöhe zu skalieren Die Kopplung von GAA-Transistoren oder 2D-Material-Transistoren mit monolithischer 3D-TransistorStapelung ermöglicht die Skalierung sowohl von Gate-Pitch als auch der Zellenhöhe Damit existiert ein brauchbarer Pfad für die Skalierung der Transistordichte und zur Fortsetzung von Moores Law über das nächste Jahrzehnt hinaus Monolithische heterogene 3D-Integration Die Fähigkeit zur monolithischen heterogenen Integration eröffnet viele attraktive technische Optionen wie Ge-PMOS Si NMOS für High-Performance-Low-Power-CMOS und GaNNMOS Si-CMOS für energieeffiziente kompakte Anwendungen wie 5G und Stromversorgungen Solche Funktionen werden nicht durch direktes Materialwachstum ermöglicht aufgrund der unterschiedlichen Kristallgitter sondern durch die Weiterentwicklung der Epitaxie und von 3D-Schichtübertragungstechniken Ein Ge-PMOS-Transistor mit der besten jemals berichteten ION-IOFF-Leistung unter Einsatz von D-Layer-Transfertechnologie auf 300-mm-Wafern ist Inhalt eines eigenen Papers auf der IEDM Bild 2 Darüber hinaus ist die branchenweit erste heterogene 3D-Integration von GaN-NMOSund Si-PMOS-Transistoren im EnhancementModus auf 300-mm-Wafern mit hochohmigem Si 111 -Substrat gelungen wobei GaN-MOCVD-Epitaxie und 3D-Schichtübertragungsverfahren zum Einsatz kamen Fortschrittliche Verbindungsstrukturen Verbindungsstrukturen Interconnect spielen eine entscheidende Rolle im Moores Law und es werden neue revolutionäre Prozesse benötigt um eine kontinuierliche Skalierung und Leistungsfähigkeit der Kupferverbindungen Cu sicherzustellen Drei neuartige Techniken haben das Potenzial drei disruptive Vorteile zu erzielen subtraktive Interconnects ultradünne 2D-Materialbarrieren und selektive Via-Füllung Subtraktive Verbindungstechnologie und oder ultradünne 2D-Materialbarrieren unter Verwendung von TMD oder Graphen wird benötigt um die Schichtdickenskalierungsgrenze der aktuellen Cu-Barrieren z B Ta TaN von etwa 2 5 nm zu erreichen um eine Metal-Pitch-Skalierung unter 30 nm mit hoher Leistung zu ermöglichen insbesondere für die unteren Verdrahtungsschichten Für die Gleich testen www betalayout com + NOW! * * unterstützte Dateiformate Bestellen noch einfacher per Drag & Drop mit > 40 000 Kunden Europas größter Prototypenhersteller PCB-POOL® ist eine eingetragene Marke der Beta LAYOUT_EK03 pdf S 1 Format 102 00 x 143 00 mm 17 Jan 2020 12 43 45