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02 2020 Elektronik 35 Mikroelektronik Kostenrahmens und des Zeitplans zu erreichen Zu den intelligenten HyperSkalierungsmerkmalen die verwendet werden gehören die innovative Implementierung von Gate-Contactoveractive und spezielle Diffusionsabschlüsse zur Steigerung der Logikdichte sowie der EUVbasierte Gate-Strukturierungsprozess zur Reduzierung der Größe von SRAM-Zellen und Steigerung der Logikdichte Der realisierte 5-nm-Prozess bietet im Vergleich zum 7-nm-Vorgängerprozess eine Geschwindigkeitssteigerung von 15 % bei gleicher Leistungsaufnahme oder eine Reduzierung der Leistungsaufnahme um 30 % bei gleicher Geschwindigkeit verbunden mit einer Steigerung der Logikdichte um den Faktor 1 84 Bild 1 Unter der Annahme dass ein mobiles SoC Anteile von 60 % Logik 30 % SRAM und 10 % IO Analog aufweist wird die 5-nm-Technologie voraussichtlich die Chipgröße um 35 bis 40 % reduzieren Der innovative Ansatz bis zu sieben Schwellspannungen Vt für jeden Transistortyp anzubieten ermöglicht es dem Produktdesign die Anforderungen an die Energieeffizienz im mobilen SoC und die Anforderungen an die Spitzengeschwindigkeit im HPC zu erfüllen Die 5-nm-Plattformtechnologie bietet auch eine Reihe kritischer HPC-Funktionen wie eine extrem niedrige Vt eLVT für eine Steigerung der Spitzengeschwindigkeit von 25 % gegenüber 7nm und HPC-3-Fin-Standardzellen für zusätzliche 10 % Rechenleistung Yeaps Team setzt auf einen vollständigen EUV-Einsatz d h mehr als zehn form absolvierte erfolgreich die vollen 1000 Stunden HTOL-Qualifizierung mit 256-Mbit HD HC SRAM und einem großem Logik-Testchip bei hoher Ausbeute Diese echte 5-nm-Plattform befindet sich nun in der Risikoproduktion und geht in der ersten Jahreshälfte 2020 in die Massenproduktion Yeap berichtete in seinem Paper wie diese echte 5-nmTechnologie definiert ist mit dem Einsatz von EUV-Lithographie und Transistoren mit hoher Ladungsträgermobilität im Kanal um die scheinbar konkurrierenden Anforderungen an beste Energieeffizienz durch mobile SoCs für 5G und eine hohe Rechenleistung die beim HPC mit AI CPU GPU-Chips benötigt werden zu erfüllen Technologie-Architektur der 5-nm-Plattform Die 5-nm-Prozesstechnologie wurde im Hinblick auf die Optimierung von PPACT Power Performance Area Cost und Timeto-Market entwickelt Dabei setzte Yeaps Team auf DesignTechnology Co-Optimization DTCO mit intelligenten Hyper-Skalierungsansätzen anstelle der Brute-Force-Skalierung von Designregeln was die Prozesskosten drastisch erhöht und grundlegende Ausbeuteprobleme verursacht hätte Umfangreiches DTCO in Verbindung mit intelligenter Skalierung der wichtigsten Designregeln z B Gate Fin und Mx Vx-Pitches wurde durchgeführt um diesen echten 5-nm-Prozess zu optimieren und 35 % bis 40 % Chipgrößenreduzierung mit attraktiven PPA-Werten innerhalb des gesteckten Bild 1 Der realisierte 5-nm-Prozess bietet im Vergleich zum 7-nm-Vorgängerprozess eine Geschwindigkeitssteigerung von 15 % bei gleicher Leistungsaufnahme oder eine Reduzierung der Leistungsaufnahme um 30 % bei gleicher Geschwindigkeit verbunden mit einer Steigerung der Logikdichte um den Faktor 1 84 Bild IEDM | TSMC PRINT ONLINE EVENTS WEKA FACHMEDIEN GmbH Richard-Reitzner-Allee 2 · 85540 Haar Telefon +49 89 25556-1383 · Fax +49 89 25556-1670 media@elektronik de · elektronik de VOLLTREFFER! Von Experten für Experten! © Fotolia #162477860 | sdecoret