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36 Elektronik 02 2020 Mikroelektronik EUV-Schichten um mindestens viermal mehr Immersionsschichten bei den Maskierungsschritten Schneiden Kontakt Via und Metallisierung einzusparen um die Prozesse zu vereinfachen die Zykluszeit zu verkürzen und die Zuverlässigkeit und Ausbeute zu verbessern Die Gesamtzahl der Masken wird erstmals in dem 5-nm-Knoten reduziert der deutlich weniger Masken als der vorherige 7-nm-Knoten nutzt Eine EUV-Maske kann fünf Immersionsmasken ersetzen und dennoch eine bessere Strukturtreue sowie kürzere Zykluszeit bei weniger Fehlern erzeugen Bild 2 HMC-FinFETs und BackendVerdrahtung Vier Generationen von Si-FinFETs wurden vom 16-nm Knoten bis zum 7-nm Knoten eingesetzt Die Leistungsfähigkeit von FinFETs stagnierte und ein Transistor mit hoher Ladungsträgermobilität im Kanal HMC wird genutzt um die dringend benötigte Verbesserung der Treiberströme zu erreichen Bild 3 HMC-FinFETs zeigen ausgezeichnete Id -Vg -Eigenschaften Die Standby-Leistung des Ringoszillators nach dem Figureof-Merit FOM -Prinzip korreliert ebenfalls gut mit Transistorleckströmen Der HMC-FinFET liefert nachweislich einen ca 18 % höheren Treiberstrom als der Si-FinFET Eine TEM-Analyse zeigt eine vollständig gespannte strained HMC-Gitterkonstante die sich mit der Si-Gitterkonstante verbindet Das Beugungsmuster bestätigte die HMC-Dehnung Die Leistungsfähigkeit der Technologie ist auch entscheidend vom BackendMetall RC und dem Via-Widerstand abhängig Die engsten Pitch-Werte Mx RC und Vx Rc blieben relativ ähnlich wie beim vorherigen 7-nm-Knoten wobei EUV-Strukturierung innovative skalierte Barrieren Liner ESL ELK-Dielektrika und Cu-Reflow genutzt wurden Neuer Rekord Kleinste SRAM-Zelle Da der SRAM-Bedarf in der HPC-KI zunimmt und der L3-Cache Systemspeicher im mobilen SoC werden die SRAM-Dichte und die Performance Leckströme immer wichtiger Daher gibt es zwei grundlegende SRAM-Zellen optimiert für Hochstrom HC mit einer Fläche von 0 025 µm2 und hohe Dichte mit 0 021 µm2 HD Derzeit dürfte das 0 021 µm2 HD-SRAM in diesem echten 5-nm-Prozess die höchste Dichte aufweisen die bis dato berichtet wurde Zwei Instanzen von 256 Mbit HDund HC-SRAM wurden zusammen mit einem großen 5-nm-Logik-Testchip qualifiziert Diese 5-nmImplementierung zeigte durchweg eine sehr hohe Ausbeute für das 256-MbitSRAM und den Logik-Testchip >90 % Spitzenausbeute und ca 80 % Durchschnittsausbeute ohne Reparatur bei 256 Mbit HCund HD-SRAM Sowohl das 256 Mbit HD HC-SRAM als auch der Logik-Testchip haben die 1000 Stunden HTOL-Qualifikation bestanden Die Minimumspannung HD HC-SRAM-Vmin weist bei 168 Stunden eine vernachlässigbare Spannungsdrift auf und passierte 1000 Stunden HTOL mit ca 51 mV Marge Stressdaten zeigen dass der 5-nm-FoM-Ringoszillator mit HMC-Transistoren nicht so schnell altert wie die FinFETs bei 7 nm Zusätzliche HPC-Funktionen wie Super High Density SHD MiMs MetalInsulator-Metal-Kapazitäten die eine vierfach höhere Kapazitätsdichte als typische HD-MiMs aufweisen sorgen durch eine Minimierung der transienten Ableitspannung für eine Steigerung der Fmax um 4 2 % und erreichen eine Vmin-Reduzierung um ca 20 mV in einem CPU-Testchip Eine weitere kritische HPC-IP wie Hochgeschwindigkeits-SERDES wurden erfolgreich entwickelt indem die FinFETTreiberstärke und das Kapazitäts-Widerstands-Verhalten durch den Einsatz von speziellen Hochgeschwindigkeitsschaltungen optimiert wurden So konnte ein PAM-4-Sender PulsAmplituden-Modulation mit einer Maximalgeschwindigkeit von 130 Gbit s bei einer Übertragungsenergie von 0 96 pJ bit und nominal 112 Gbit s bei 0 78 pJ bit demonstriert werden GS Bild 3 Der HMC-FinFET liefert nachweislich einen ca 18 % höheren Treiberstrom als der Si-FinFET Eine TEM-Analyse zeigt eine vollständig gespannte strained HMC-Gitterkonstante die sich mit der Si-Gitterkonstante verbindet Bild IEDM | TSMC Geoffrey Yeap Senior Director Advanced Technology bei TSMC stellte auf der IEDM 2019 die neue 5-nm-Technologie-Plattform von TSMC vor Bild 2 Eine EUV-Maske ersetzt fünf DUV-Immersion-Masken und erreicht dennoch eine bessere Strukturtreue und kürzere Zykluszeit bei weniger Fehlern Bild IEDM | TSMC Bild G Stelzer | Elektronik