Der Blätterkatalog benötigt Javascript.
Bitte aktivieren Sie Javascript in Ihren Browser-Einstellungen.
The Blätterkatalog requires Javascript.
Please activate Javascript in your browser settings.
Fokus www markttechnik de 22 2025 10 Alternative für DRAMs Neue CCD-3D-Pufferspeicher für KI und ML Die Compute-Express-Link-Speicherschnittstelle CXL bietet die Möglichkeit DRAMs in datenintensiven Rechen - anwendungen durch neue Speichertypen zu ergänzen Dazu würden sich nach Ansicht des Imec 3Dintegrierte ladungsgekoppelte Speicher CCDs mit IGZO-Leitungskanal gut eigenen Von Maarten Rosmeulen imec Leuven Belgium führen Weil diese Anwendungen extrem datenhungrig sind werden immer größere Datenströme – nicht so sehr Programmcode – vom Speicher zu den Prozessoren geleitet was den Bedarf an DRAM-Speicher erhöht Neue Verbindungsstandards werden eingeführt um die parallelen DDR-Busse zu ergänzen und große Datenübertragungen zu unterstützen Einer davon ist der Compute Express Link CXL ein offener Prozessor-Speicher-Verbindungsstandard mit hoher Bandbreite der eine effizientere Nutzung des DRAM-Speichers ermöglicht CXL unterstützt eine Vielzahl von Anwendungsfällen aus denen verschiedene Arten von Standards hervorgehen die als Typ 1 2 und 3 bezeichnet werden Letzterer auch als Typ-3-Pufferspeicher bezeichnet kann als ein Off-Chip-Speicherpool betrachtet werden der die verschiedenen Prozessorkerne über einen CXL-Switch mit hoher Bandbreite mit großen Datenblöcken versorgt Die Alternative zu DRAM in CXL-Typ-3-Puffern Die Kombination aus DRAMs in Kombination mit CXL-Schnittstellen sehen viele als einen gangbaren Weg in die Zukunft an Das Imec-Forschungsteam hat allerdings festgestellt dass CXL-Speicher insbesondere der Typ-3-Pufferspeicher möglicherweise andere Charakteristika aufweisen als DRAMs Insbesondere die strenge Anforderung der First-Bit-Latenz – der Grund warum es so schwierig war DRAM durch einen anderen Speichertyp zu ersetzen – kann in diesen CXL-Typ-3-Architekturen gelockert werden Dies setzt voraus dass die neue Speichertechnologie kosteneffizient ist und große Datenblöcke in sehr kurzer Zeit verarbeiten kann um eine größere Latenzzeit des ersten Bits auszugleichen Imec hat kürzlich ein neues Speicherkonzept vorgestellt das das Potenzial hat alle Anforderungen an CXL-Typ-3-Blockadressspeicher zu erfüllen ein ladungsgekoppeltes Bauelement CCD mit einem IGZObasierten Kanal der in einer 3D-NANDähnlichen Architektur angeordnet ist In einem CCD-Baustein wird ein CCD-Register durch das Laden von Ladungen in die verschiedenen Stufen geschrieben die aus MOS-Kondensatoren bestehen die jeweils ein Bit an Informationen speichern können Dies ist im Wesentlichen ein serieller Vorgang ähnlich wie bei einer Eimerkettenschaltung Die Ladung wird in die erste Stufe eingespeist Dann geht sie zur nächsten Stufe über – gesteuert durch mehrere Phasengatter pro Stufe normalerweise drei oder vier Diese Bewegung setzt sich fort bis die erste Ladung am Ausgang ankommt um ausgelesen zu werden Die Verwendung von CCDs als Speicher geht auf das Jahr 1970 zurück wurde jedoch bald vom byteadressierbaren DRAM abgelöst Die CCD-Technologie wurde später in Bildsensoren eingesetzt und dort fortentwickelt Die grundlegende CCD-Technologie ist also bekannt und zuverlässig Weil sie ladungsbasiert ist ist sie auch energieeffizient Das Neue an Imecs Konzept ist die spezifische 3D-Architektur die die CCD-Technologie hochdicht und sehr kosteneffizient macht Inspiriert ist sie von der 3D-NAND-Technologie die Speicherzellen in allen drei Dimensionen anordnet In einer 3D-NAND-Architektur werden die Zellen gestapelt um eine vertikale Kette zu bilden Die Adressierung erfolgt über horizontale Wortleitungen Bei der Herstellung wird ein »Punchand-Plug«-Verfahren verwendet Es wird ein Wortleitungs-Schichtstapel erzeugt und durch moderne Ätzverfahren werden zy-Seit vielen Jahrzehnten bilden DRAMs den Hauptspeicher in traditionellen Von-Neumann-Rechnerarchitekturen Ihre Aufgabe besteht darin Daten und Programmcode vorübergehend zu speichern und sie über DDR-Datenbusse Double Data Rate an die Cache-Speicher des Prozessors zu übertragen DRAMs sind byteadressierbar es können also ein oder mehrere Bytes gleichzeitig adressiert werden Einer der wichtigsten Parameter ist die kurze Latenzzeit Das erste Byte kann innerhalb von 50 ns angesprochen werden Diese Anforderung ist vor allem für das schnelle Abrufen von Programmcode erforderlich der in der Regel verzweigte Anweisungen enthält die zufällig im DRAM-Speicherchip verteilt sind Die DRAM-Dichte könnte durch Technologieskalierung erhöht werden um die wachsende Nachfrage nach DRAM zu decken und mit der Leistungssteigerung des Logikteils des Prozessors Schritt zu halten Leider entwickeln sich die Kosten der DRAMs – ausgedrückt als Dollar pro Bit – seit etwa 2015 nicht mehr entsprechend der Vorgaben des Moore‘schen Gesetzes Parallel zu dieser Entwicklung machen datenintensive Anwendungen wie KI und maschinelles Lernen ML die Von-Neumann-Rechnerarchitektur zunehmend obsolet Nicht nur mehr sondern auch spezialisiertere Prozessorkerne wie GPUs und TPUs arbeiten parallel um die anwendungsspezifischen Aufgaben