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www markttechnik de Nr 1–2 2024 8 Aktuell Fortsetzung von Seite 1 Neue Technologien punkten So konnte das Unternehmen monolithisch einen gestapelten CFET mit drei NMOS-Nanobändern Nanoribbons auf drei PMOS-Nanobändern mit einem Abstand von 30 nm implementieren das Ganze mit einer rückseitigen Stromversorgung und direkten Rückseitenkontakten BSCON kombinieren und damit einen funktionsfähigen Inverter als Testschaltung mit einem Gate-Abstand von 60 nm realisieren Wie bereits früher nutzt Intel für die Fertigung einen Dual-Source Drain-Epitaxieprozess und einen Dual-Metal-Gate-Fertigungsprozess Darüber hinaus hat Intel auch einen »Depopulation«-Prozess beschrieben mit dem obenliegende Transistoren vom Stapel entfernt werden können Dieser Ansatz kann helfen parasitäre Effekte in Schaltungen zu reduzieren in denen die Anzahl der PMOSund NMOS-Komponenten nicht gleich ist z B SRAM-Bitzelle Intel trägt mit diesen Entwicklungen aus der Sicht der Experten zu einem besseren Verständnis des Potenzials der Skalierung von CFETs für Logikund SRAM-Anwendungen bei Ein weiterer Vortrag zum Thema CFETs kam von TSMC Die Forscher haben in ihrem Vortrag ihren sogenannten praktischen monolithischen CFET-Architekturansatz für die Logikskalierung vorgestellt Dabei stapelt TSMC NMOSauf PMOS-Nanosheet-Transistoren mit einem Gate-Abstand von 48 nm Aus der Sicht der Experten zeichnet sich der Ansatz von TSMC dadurch aus dass die Transistoren einen hohen Einschaltstrom und einen geringen Leckstrom im Unterschwellenbereich aufweisen was zu einem sehr hohen Verhältnis von Einschaltund Ausschaltstrom führt sechs Größenordnungen Außerdem konnte mit diesem Ansatz eine relativ hohe Ausbeute erreicht werden Darüber hinaus konnte TSMC einen Gate-Abstand von lediglich 48 nm erreichen was mit bisherigen Ansätzen nicht möglich war Dafür nutzt TSMC einen vertikal gestapelten n p-Source-Drain-Epitaxie-Prozess der eine mittlere dielektrische Isolierung einen inneren Spacer und eine n p-SD-Isolierung umfasst Die Experten weisen darauf hin dass beim TSMC-Ansatz zwar noch weitere wesentliche Merkmale integriert werden müssen um das Potenzial der CFET-Technologie ausschöpfen zu können diese Arbeit aber den Weg dafür ebnet TSMC hat noch mit einem weiteren Vortrag laut den Experten eine besondere Entwicklungsleistung gezeigt dieses Mal bei 2D-Materialien FET-Bauelemente jeder Polarität n-FETs und p-FETs müssen eine aufeinander abgestimmte Leistung aufweisen damit CMOS-Logikbauelemente ordnungsgemäß funktionieren Doch während MoS 2 ein geeignetes TMD-Material für n-Typ-Bauelemente ist eignet es sich nicht gut für p-Typ-Bauelemente für die das TMD-Material WSe 2 besser geeignet ist Außerdem müssen diese beiden extrem dünnen Materialien robust genug sein um den typischen Herstellungsprozessen standzuhalten Als erstes Unternehmen der Branche haben die Entwickler bei TSMC gut angepasste Nund PMOS-Transistoren entwickelt die mit diesen beiden TMD-Kanalmaterialien hergestellt wurden Sie konnten auch die Robustheit dieser hoch skalierten ~50 nm Kanallänge und stromdichten Materialien zeigen indem sie sie separat auf Saphir züchteten und dann Die für Die auf einen 300-mm-Silizium-Wafer übertrugen um sie zu integrieren Die Bauelemente zeigten nach diesem Transferprozess eine nahezu unveränderte Leistung mit einem hohen Ausgangsstrom ~410 µA µm bei gleicher Gate-Übersteuerung sowohl für nals auch für p-FETs V DS 1 V > Leistungselektronik Intel-Forscher haben aufbauend auf ihren früheren Arbeiten zur Integration der GaN-Technologie in die traditionelle Si-CMOS-Technologie den ersten integrierten CMOS-Treiber-GaN-Leistungsschalter »DrGaN«-Leistungsschalter in 300-mm-GaNon-Si-Technologie präsentiert Er enthält einen e-Mode-HEMT und einen integrierten monolithischen 3D-Si-PMOS und ermöglicht somit Lösungen für die Stromversorgung die mit den Anforderungen an die Leistungsdichte und -effizienz zukünftiger CPUs und GPUs Schritt halten können Die 180-nm-DrGaN-Bauelemente weisen einen R DS on von 0 8 mΩ∙mm 2 und Leckstrom von deutlich weniger als 0 1 mA auf Die Forscher haben einen neuen Gate-Last-Prozessablauf für die monolithische 3D-Integration von GaN und Si-CMOS durch einen Schichttransfer erläutert bei dem die Hochtemperatur-Aktivierungsschritte für die Si-CMOS-Transistoren abgeschlossen werden bevor das Gate-Dielektrikum des GaN-MOS-HEMT abgeschieden wird Damit wird eine große Hürde bei der monolithischen 3D-Integration von GaNund Si-CMOS-Transistoren überwunden Außerdem können die GaNund Si-CMOS-Transistoren mit diesem Prozessablauf denselben Back-End-Interconnect nutzen was den Widerstand zwischen den Verbindungen eliminiert und die Anzahl der Masken reduziert st ■ IEDM 2023 Die IEDM 2023 war bereits die 69 Konferenz dieser Art In mehr als 225 Vorträgen aus Asien 55 Prozent Amerika 27 Prozent und Europa 18 Pro zent konnten knapp 2000 Teilnehmer erfahren welche Fortschritte in den verschiedenen Halbleitertechnologien erzielt wurden In der Konferenz standen folgende Themen im Mittelpunkt • Vier Fokus-Sessions »Neuromorphes Computing für intelligente Sensoren« »Logik Speicher Gehäuse und Systemtechnologien für zukünftige generative KI« »3D-Stacking für die nächste Generation von Logik und Speicher mithilfe von Wafer-Bonding und zugehörigen Technologien« und »Nachhaltigkeit in der Halbleitertechnologie und Fertigung« • CMOS-Skalierung CFETs und 2D-Channel-FETs • Speicher • Neuromorphes Computing für diesen Bereich wurde ein eigenes technisches Unter-Komitee eingerichtet • Leistungselektronik • High-Speed-Bausteine • Fortschritte im Imaging-Bereich st Aufnahme der vertikal gestapelten PMOSund NMOS-Nanobänder mithilfe eines Transmissionselektronenmikroskops Bild Intel