Der Blätterkatalog benötigt Javascript.
Bitte aktivieren Sie Javascript in Ihren Browser-Einstellungen.
The Blätterkatalog requires Javascript.
Please activate Javascript in your browser settings.
20 2023 Elektronik 33 Messund Prüftechnik hiroshi Goto ist Senior Architect bei Anritsu in den USA Bei PCIe 6 0 wird ein einzigartiger Ansatz verwendet um die Latenzzeit für Hochgeschwindigkeitsanwendungen niedrig zu halten Es integriert eine niedrigere FBER mit einer latenzarmen Forward Error Correction FEC für die Anfangskorrektur FEC ist eine fortschrittliche Codierungstechnik die die notwendigen Daten zur Fehlerkorrektur über die PAM4-Verbindung überträgt Sie dient als Schlüsseltechnologie um die erforderliche Übertragungsqualität sicherzustellen Sie ist wegen der durch PAM4 verursachten Verringerung des SNR ein wesentliches Element beim Testen Nach der FEC erkennt eine zyklische Redundanzprüfung CRC alle verbleibenden Fehler Das Ergebnis ist ein Link-Level-Retry-Mechanismus der sicherstellt dass PCIe 6 0 die Anforderungen an niedrige Latenz hohe Bandbreite und hohe Zuverlässigkeit erfüllt Die PCI-SIG hat für PCIe 6 0 eine FEC mit niedriger Latenzzeit von unter 2 ns festgelegt – als Teil der spezifizierten Gesamtsignallatenz von weniger als 10 ns FEC basiert auf einer festen Anzahl von Symbolen Daher ist es einfach zu FLITs überzugehen da diese ebenfalls eine feste Größe haben Performance-Tests Für die Bewertung der Performance ist die Festlegung eines Schwellwerts für FEC-Symbol-Fehler ein empfohlener Ansatz Das gibt den Technikern eine umfassendere Kontrolle über die Fehlerbedingungen die sich auf das Pattern während der Erfassung auswirken Unbedeutende Ereignisse unterhalb des Schwellwerts werden ignoriert da diese normalerweise in der FEC-Umgebung korrigiert werden Um einen Schwellenwert festzulegen erzeugt ein BER-Tester BERT ein PAM4-Signal für den Empfängereingang des zu prüfenden Geräts DUT Der Prüfling bestimmt den logischen Zustand des Eingangssignals und leitet seine Entscheidung in einer Schleife an den Senderausgang weiter Der Fehlerdetektor ED eines BERT ermittelt ob die Entscheidung des Prüflings korrekt war Dabei müssen die Jitterund Rauschprofile des BERT den Standardnormen entsprechen Zur Durchführung der FEC-Symbol-Fehlermessungen sollte das verwendete BERT-System über einen hochempfindlichen 116-Gbit s-PAM4-Fehlerdetektor verfügen Bei der Durchführung des Tests ist zu beachten dass ein Zufallsfehler nicht so aussagekräftig ist wie ein Fehler der in einem Burst auftritt Ebenfalls wichtig Einige Burst-Fehler können ab einer bestimmten Grenze nicht mehr durch FEC korrigiert werden Über diese Grenze hinaus muss eine Nachbearbeitung stattfinden um festzustellen warum der Prüfling ein ankommendes Symbol falsch interpretiert Mit diesem Ansatz können Techniker ein Gerät anhand standardmäßiger PRBS-Muster Pseudo-Random Binary Sequence bewerten und gleichzeitig die Fehlererkennung auf Ereignisse stützen die in einer FEC-Umgebung problematisch sein könnten Werden die Eingangsdaten erfasst sobald die Anzahl der FEC-Symbolfehler den eingestellten Schwellenwert überschreitet sollte eine FEC-Symbol-Erfassungsmessung erfolgen ▷ seit 1979 Testsysteme im Einsatz für Groß serien auch Inline Kleinstserien Instandsetzung und Entwicklung ▷ schnelle praxisnahe und anwenderfreundliche Testprogrammerstellung ▷ grafische Fehlerortdarstellung auch im Boundary Scan-Test ▷ breites Spektrum an Stimulierungsund Messmodulen Eigenentwicklung ▷ Feldbussysteme Flash-Programmierung Einbindung externer Programme ▷ Auswertung von Analog-Digitalanzeigen Dotmatrix LCD LED OLED … ▷ CAD-Schnittstelle ODBC-Schnittstelle Qualitätsmanagement ▷ manuelle und pneumatische Prüfadapter aus eigener Entwicklung ▷ Prüfadaptererstellung in einem halben Tag mit Adapterkonstruktionsund Erstellungspaket In-Circuit-Funktionstestsysteme und Adaptionen für Flachbaugruppen REINHARDT Systemund Messelectronic Gmb H Bergstr 33 D-86911 Diessen Tel +49 8196 934100 Fax +49 8196 7005 E-Mail info@reinhardttestsystem de http www reinhardttestsystem de Wir stellen aus Productronica 2023 – Halle A1 Stand 581 So kann festgestellt werden welcher Datenstrom die un - korrigierbaren Fehler verursacht Ein nicht korrigierbarer Burst-Fehler ist definiert als die Anzahl von mehr als 16 Reed-Solomon RS -FEC-Symbolfehlern pro Codewort Ein BERT mit Echtzeit-FEC-Symbolerfassung ermöglicht wiederholbare Messungen mit hoher Zuverlässigkeit Es lassen sich Änderungen bei Bitfehlern und FEC-Symbolfehlern mit Abweichungen bei der Eingangsamplitude und Jitter-Bedingungen überwachen sobald sie auftreten Die Eingangsdaten werden erfasst wenn die Anzahl der FEC-Symbolfehler den eingestellten Schwellenwert überschreitet und zwar bis zu 128 Burst-Fehlerereignisse Die Ursachen für FECunkorrigierbarer Fehler lassen sich so anhand der erfassten Daten effizienter analysieren Durch die Integration von PAM4 in PCIe 6 0 können zukünftige Highspeed–Übertragungskomponenten die Anforderungen neuer Hochgeschwindigkeitsanwendungen erfüllen Eine umfassende Testlösung mit FEC-Analyse in Echtzeit hilft Technikern bei der Verifizierung von Designs und gibt ihnen mehr Vertrauen in die Leistungsfähigkeit der Produkte nw