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DESIGN ELEKTRONIK 04 2022 29 www designelektronik de 5 0 mm 3 0 m m 1 6 mm WE POWER YOUR PRODUCTS r e c o m - p o w e r c o m m o b i l i t y AUTOMOTIVE-GRADE DC DC POWER MODULES ▪ Betriebstemperatur -40°Cbis zu +125°C ▪ Konstantstrom LED-Treiber mit integrierter geschirmter Induktivität** ▪ 36VDC Vin 0 5 oder 1 5A Iout 0-100% PWM-Dimmung** ▪ Einstellbare Ausgangsspannung ▪ Filterung nach Klasse A B ▪ Integrierte FETs Induktivitäten und passive Bauelemente für ein simples Design ▪ Wettable flanks auf Anfrage ▪ Hohe Leistungsdichte im kompakten QFN-Gehäuse ▪ Hervorragende Leistung für Automobilsysteme ▪ Geschützte Ausgänge SCP OCP OTP UVLO RPX-Q RPY-Q Kleiner als ein 1825 Kondensator **RPY-Qonly besteht aus Sensoren der Signalaufbereitungsund Datenerfassungsschaltung einem lokalen DSP und dem drahtlosen Transceiver TRX plus einer Stromversorgung Bild 6 Die mit den SNs verbundenen Anforderungen an Größe Gewicht und Leistung SWAP sind äußerst hoch Während jeder Schaltungsblock in der Signalkette aus der das SN besteht die entsprechenden Spezifikationen erfüllen muss liegen die wirklichen Engpässe sowie die leistungshungrigsten Funktionen in mehreren Fällen entweder in der Datenübertragung vom SN zum Hub TRX oder in der digitalen Signalverarbeitung DSP des SN Die Signalverarbeitung ist erforderlich um die relevanten Informationen aus den an den Hub zu sendenden Daten zu extrahieren Relativ gesehen verbraucht der A D-Wandler nur einen sehr bescheidenen Teil des gesamten Energiebudgets beispielsweise ~5% der gesamten Leistungsaufnahme des SNs Ist der A D-Wandler jedoch ein klassischer Shannon-Wandler zeitkontinuierliche Abtastrate so erzeugt er eine sehr große Datenmenge Diese führt dazu dass der DSP und oder der TRX mehr Leistung benötigen In solchen Fällen besteht die Herausforderung bei einem Wandler darin eine Architektur mit komprimierter Abtastung CS zu entwickeln die bei der Analog Digital-Wandlung weniger Daten erzeugt und somit die Leistungsaufnahme des SN senkt Die komprimierten Informationen werden dann an den Hub übertragen wo mit wesentlich mehr Rechenkapazität und größerem Leistungsbudget die Rekonstruktion des empfangenen komprimierten Signals in das ursprüngliche erfasste Signal durchgeführt werden kann » Compressive-Sampling-Architekturen Die Fachliteratur beschreibt verschiedene Implementierungsansätze für Compressive Sampling Nach dem Shannon-Abtasttheorem kann ein im Zeitbereich abgetastetes Signal als eine Modulation Faltung zwischen dem ursprünglichen kontinuierlichen Eingangssignal und einer Dirac-Impulsfolge betrachtet werden Beim Compressive Sampling wird die Impulsfolge durch impulsamplitudenmodulierte Signale ersetzt deren Amplitude durch unabhängige gleichmäßig verteilte Rauschvektoren idealerweise Gaußsche Vektoren definiert ist normalerweise eine pseudozufällige binäre Sequenz oder PRBS Diese bilden eine alternative Darstellungsgrundlage Bei einem spärlichen Eingangssignal hat das resultierende Signal nach der Faltung mit den PRBS-Signalen der Kompression weitaus weniger Abtastwerte Um das ursprüngliche Signal anschließend wiederherstellen zu können muss der Vorgang mit tolerierbaren kontrollierbaren Verlusten Verschlechterungen reversibel sein Im Allgemeinen kann man sich den Komprimierungsvorgang als eine Matrixmultiplikation zwischen dem Vektor der Abtastwerte des ursprünglichen Eingangssignals und einer Verschlüsselungsmatrix aus geeigneten PRBS-Vektoren vorstellen die Faltung besteht aus einem inneren Produkt der Eingangssignalsequenz mit den Basisvektoren Die Komprimierung kann in verschiedenen Stufen der Signalkette erfolgen Bild 6 Dies kann im analogen zeitkontinuierlichen Bereich vor dem A D-Wandler geschehen In diesem Fall kann die Abtastrate des A D-Wandlers auf eine Sub-Nyquist-Rate verringert werden Die Verschlüsselung Bi ld Ana lo g Dev ic es Bild 6 Vereinfachte Blockschaltung für einen Sensorknoten SN in einem drahtlosen Sensornetzwerk