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DESIGN ELEKTRONIK 04 2022 24 www designelektronik de Halbleiter | A D-Wandler Übergang von der 40-zur 100-MHz-Generation ungefähr verdoppeln Für die 200-MHz-Generation wäre eine erneute Verdopplung der Abtastrate erforderlich Die nachfolgende A D-Wandler-Generation benötigte jedoch eine fünfbis sechsmal höhere Abtastrate als ihre Vorgängerin um Signale in einem 1-bis 1 2-GHz-Band zu übertragen Während in den ersten Generationen ein Wechsel der Prozesstechnologie für nahezu dieselbe A D-Wandler-Architektur die Anforderungen erfüllen konnte ist im letzten Fall eine wesentliche Änderung der Architektur unabdingbar Im selben Anwendungsbereich können die Wandleranforderungen sogar noch weniger linear verlaufen als im obigen Beispiel Betrachtet man beispielsweise das Heterodyn-Empfangsverfahren Hier kann der A D-Wandler dazu dienen um den gewünschten Kommunikationskanal mit Band-BW aber zentriert auf eine Zwischenfrequenz f ZF zu digitalisieren anstatt im Basisband Null-ZF In der Generation der Systeme mit einer Bandbreite von 100 MHz wurde die Zwischenfrequenz üblicherweise zwischen 150 und 350 MHz gewählt In der Generation der 200-MHz-Systeme wurde bei einigen BTS-Designs die f ZF auf eine etwas höhere Frequenz verschoben Auch hier bedeutet eine Verdopplung der Abtastrate eine große Herausforderung die aber die gewählte Wandlerarchitektur nicht unbedingt beeinträchtigt In einigen neueren Fällen haben sich die Anforderungen an A D-Wandler erhöht und es gilt eingangsseitig wesentlich höhere Frequenzen zu beherrschen Und zwar wird die HF ZF-Abwärtswandlung vom analogen Bereich vor dem A D-Wandler in den digitalen Bereich direkt nach der Digitalisierung verlegt Mit anderen Worten gesagt liegt das 200-MHz-Breitbandsignal welches der A D-Wandler abtasten muss nicht mehr bei ein paar hundert Megahertz sondern bei einigen GHz Obwohl eine Unterabtastung möglich ist muss für die Erfassung das erste Nyquist-Band verwendet werden Bei der 5G-Mobilfunkkommunikation unterscheidet man zwischen Sub-6-GHz-Systemen bei denen der Betrieb auf Frequenzen unter der Marke von 6 GHz erfolgt und Millimeterwellensystemen die mit Frequenzen zwischen 29 und 32 GHz arbeiten Wenn beispielsweise ein A D-Wandler mit 10 bis 12 GSample s als HF-Digitalisierer im Empfangspfad eines Sub-6-GHz-Systems verwendet werden könnte könnte sich eine Verdopplung von f Sauf 20 bis 24 GSample s vorteilhaft auf die zu verarbeitenden Verstärkung und die Anforderungen an die analoge Filterung auswirken Millimeterwellensysteme erfordern hingegen einen völlig anderen Ansatz Die Effizienz der zu verarbeitenden Leistung ist sicher wichtig Leistungskennzahl Darüber hinaus spielen die Anforderungen an die Baugröße und das Gewicht der Elektronik eine bedeutende Rolle für das Systemdesign Dies gilt bis hinunter zu den eingesetzten Wandlern Wandlerarchitekturen die Bauteile mit kleinen Abmessungen ermöglichen auf Nanometer-Prozesstechnologien basieren gut skalierbar sind und es gestatten eine große Anzahl von Kanälen zu integrieren sind bei Anwendern beliebt Dazu gehören Architekturen für klassische SAR-A D-Wandler sowie völlig neue Wandlerklassen darunter die im Folgenden erläuterten Zeit Digitalund Digital Zeit-Wandler Technologischer Durchbruch bei Wandlern als Enabler Der Innovationszyklus funktioniert nicht einfach in Richtung einer Anwendungsherausforderung welche eine technische Lösung vorantreibt Er funktioniert auch in umgekehrter Richtung wenn ein technologischer Durchbruch eine Anwendung ermöglicht die zuvor nicht praktikabel oder denkbar war Während beispielsweise der Abgleich Trimmung in analogen Präzisionsschaltungen seit Jahrzehnten gängige Praxis ist hat sich die Selbstkalibrierung trotz intensiver Forschung erst in den letzten 15 Jahren bei der Entwicklung industrieller Wandler durchgesetzt Selbstkalibrierungstechniken ermöglichten bei der Entwicklung von Analogschaltungen leichte Kompromisse zwischen Anpassung Fläche Rauschen und Linearität Leistungsaufnahme und Geschwindigkeit einzugehen Deshalb entstanden Mitte der 2000er-Jahre viele Innovationen bei Wandlerarchitekturen welche die Leistungsdaten insbesondere bei CMOS-Prozessen in verschiedene Richtungen vorantrieben So wurden beispielsweise die Abtastraten von A D-Wandlern mit 8 bis 10 bit von einigen hundert MSPS bis hinein in den GSPS-Bereich erhöht was auf eine erhebliche Verkleinerung der Schaltkreise sowie auf einfaches Zwei-Wege-Interleaving Ping Pong zurückzuführen ist Dabei korrigiert die Kalibrierung die Anpassungsbeschränkungen und ermöglicht so kleinere Baugrößen sowie höhere Geschwindigkeiten Aufgrund weiterer Verbesserungen bei der Core-Selbstkalibrierung sowie Zeitinterleaving höherer Ordnung acht oder mehr Sub-A D-Wandler unterstützt durch die Kalibrierung von Kanalfehlanpassungen konnten auch Nyquist-A D-Wandler mit 12 bis 14 bit die GSPS-Geschwindigkeitsgrenze durchbrechen In zeitkontinuierlichen Delta-Sigma-A D-Wandlern wurden verschiedene Selbstkalibrierungstechniken eingesetzt um die parametrische Streuung in den Schleifenfiltern und in den Rückkopplungsverzögerungen zu beherrschen und die Rückkopplungs-D A-Wandler zu linearisieren Daher können solche Architekturen Hunderte von MHz des Signalbandes bei zentrierter Bild 2 a Spannungsgesteuerte Verzögerungseinheit VCDU b möglicher Schaltungsaufbau mit einem stromlosen Wechselrichter c Zeitdiagramm des Eingangs Ø in und des Ausgangs Ø out d Beispiel für die Spannungs Phasen-Kennlinie einer VCDU bei der ein zentraler linearer Bereich mit einer entsprechenden linearisierten Spannungs Phasen-Verstärkung GØ ermittelt werden kann Bi ld Ana lo g Dev ic es