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Schwerpunkt|Leistungselektronik www markttechnik de Nr 15 2022 24 Vielmehr verkleinert sich die aktive Chipfläche bei einer Halbierung des Widerstands lediglich um 29 Prozent Auch inaktive Bereiche beispielsweise Gate Pads und Anschlüsse skalieren nicht linear Kostenprognose für Siliziumkarbid Ausgewählte normalisierte Ergebnisse aus dem SiC-Kostenprognosemodell von PGC SiC Consultancy sind in Bild 2 dargestellt Wichtiger als die künftigen Bauelementekosten auf den Eurocent genau vorherzusagen ist es herauszufinden welche der zuvor identifizierten Kostenblöcke am stärksten dazu beitragen können die Kosten zu senken Untersucht wurde wie sich der Umstieg auf 200-mm-Wafer im Vergleich zu der kontinuierlichen Verbesserung des Bauteildesigns auswirkt Dargestellt sind drei der Eingangsgrößen des Kostenmodells Substratkosten Defektdichte und Chipfläche und die prognostizierten Ausgangsgrößen die alle auf bekannte oder geschätzte Werte für 150-mm-Wafer im Jahr 2022 normiert sind Da die Substratkosten die Gesamtkosten dominieren ist dieser Aspekt von zentraler Bedeutung Für 200-mm-Substrate dürften die Kosten pro Fläche geringfügig höher sein als für 150-mm-Substrate Allerdings werden diese Kosten jährlich schneller sinken als bei 150-mm-Substraten wie es beim Übergang von den 100-zu den 150-mm-Substraten der Fall gewesen ist Eine höhere Defektdichte scheint unausweichlich zu sein Wie hoch diese aber ansteigt und wie schnell sie dann wieder abnimmt ist strittig Nicht dargestellt ist dass die Ausbeute an Dies einen ähnlichen Trend aufweisen könnte da neue Prozesse eingeführt und inkrementell verbessert werden müssen Der letzte Parameter ist die Chipgröße Dieser wirkt sich auf beide Waferdurchmesser gleichermaßen aus und hängt davon ab wie stark der Durchlasswiderstand in jeder neuen MOS-FET-Generation sinkt Zwei neue Generationen Gen 4 und 5 werden für die Jahre 2022 und 2027 prognostiziert wobei jede Generation im Basisszenario jeweils 45 Prozent im ungünstigsten Fall 40 Prozent und im besten Fall 50 Prozent weniger Durchlasswiderstand aufweist Das Ergebnis sind die prognostizierten Kosten für einen MOSFET-Chip mit 1200 V 100 Aauf einem 200-mmund einem 150-mm-Substrat wobei jeweils das Basisszenario sowie das optimale und das schlechteste Szenario dargestellt sind Denkanstöße Unter den getroffenen Annahmen deutet die Modellrechnung darauf hin dass die Kosten für einen MOSFET-Chip mit 1200 V 100 Ader auf einem 200-mm-Substrat hergestellt wird im Jahr 2030 um 54 Prozent niedriger sein könnten als im Jahr 2022 auf einem 150-mm-Wafer Im günstigsten Fall sinkt der Preis um 57 Prozent im ungünstigsten nur um 50 Prozent Der Marktpreis eines IGBT für 1200 V 100 Aist heute dreimal niedriger als der eines gleichwertigen SiC-MOSFETs Obgleich der Preis für einen Silizium-IGBT in diesem Zeitrahmen nicht unverändert bleiben dürfte werden die SiC-Kosten im Rahmen unserer Berechnungen so stark sinken dass der Abstand zu Silizium deutlich geringer werden dürfte Außerdem dürfte eine Umstellung auf 200-mm-Substrate nicht dazu führen dass die SiC-Kosten unmittelbar drastisch sinken wie bereits angedeutet Möglicherweise dauert es jedoch nur wenige Jahre bis sich die Vorteile des größeren Substrats bezahlt machen Vielleicht ist dieses Szenario aber auch zu negativ Eventuell werden die umfangreichen unternehmensinternen Studien verhindern dass die Fehlerdichte genauso sprunghaft ansteigt wie beim Übergang von 100-zur 150-mm-Wafern Wolfspeed jedenfalls geht davon aus Das Best-Case-Szenario für 200-mm-Wafer deckt diese Möglichkeit ab wobei die Chipkosten bei der Markteinführung in etwa denen von 150-mm-Wafern entsprechen bevor 200-mm-Wafer in den darauffolgenden Jahren billiger werden Größere Substratdurchmesser wirken sich in den Szenarien ähnlich stark auf die Kosten aus wie technologische Fortschritte Die zwei Bauteilgenerationen der letzten zehn Jahre haben dafür gesorgt dass die Chipkosten um 27 Prozent gesunken sind ±2 5 Prozent in den Szenarien für den besten und schlechtesten Fall Daher sind die fortgesetzten marginalen Leistungssteigerungen die die Chipdesigner durch Innovationen wie die Dünnung der Wafer Trench-Architekturen oder die Verringerung der Prozessknoten erzielen für die Kostensenkung äußerst wichtig In Bild 3 werden die Basisergebnisse erweitert um deren Beiträge im Laufe der Jahre zu berücksichtigen Zu erkennen ist wie sich die Ausbeute bei den frühen 200-mm-Wafern verschlechtert was zu Beginn ihrer Einführung einen großen Anteil ausmacht Bis 2030 werden die niedrigeren Fertigungskosten pro Die der größeren 200-mm-Substrate in den Daten deutlich sichtbar Kurzfristige Lösungen um die Kosten von Siliziumkarbid zu verbessern gibt es also nicht Doch die Einführung von 200-mm-Wafern wird langfristig erheblich dazu beitragen dass sich die Fertigungskosten auf 1 8-mal mehr Bauelemente verteilen Die Modellierung zeigt dass es ebenso wichtig ist die Technologie mit jeder Bauteilgeneration schrittweise zu verbessern Ein geringerer Durchlasswiderstand führt zu einer kleineren Chipfläche was die Anzahl der Chips pro Substrat und letztendlich die Ausbeute erhöht In Summe dürften sich die Kosten für einen SiC-MOSFET bis 2030 damit gegenüber heute halbieren Bei einem Kostenunterschied um den Faktor 3 zu gleichwertigen Silizium-IGBTs wäre dies eine positive Entwicklung rh ■ Bild 3 Aufschlüsselung der Kosten die zu den prognostizierten Gesamtkosten für SiC-Dies mit einem Wafer-Durchmesser von 150 und 200 mm beitragen basierend auf dem Basismodell der Kostenprognose für SiC-Dies