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8 Elektronik 03 2021 impulse der Zellgröße aufgrund der selbstausgerichteten Stapelung Mit diesen Bauelementen wurde ein funktionsfähiger CMOS-Inverter mit ausgewogenen Spannungsübertragungseigenschaften aufgebaut Paper 20 6 Nachweis der Machbarkeit von 3D-Designs 3D-ICs haben das Potenzial die Leistung gemäß dem Mooreschen Gesetz weiter zu steigern aber das Erreichen einer geringeren Latenzzeit und Leistungsaufnahme einer verbesserten Bandbreite und Kosteneffizienz bleibt eine Herausforderung Das liegt daran dass es schwierig ist 3D-ICDesigns zu testen sobald sie produziert sind Eine bessere Verknüpfung von Designund Testfunktionen mit der Prozesstechnologie ist erforderlich um die Leistung von 3D-ICs zu verbessern Forscher von Arm und Globalfoundries beschrieben ein 3D-IC-Testvehikel das die Vorteile dieses Ansatzes demonstriert Er basiert auf einer hochdichten Faceto-Face-Wafer-Bonding-Technologie mit 3D-Verbindungen im Abstand von 5 76 µm und 12-nm-FinFETs Sein Cachekohärentes Interconnect-Mesh um synchronisierte Operationen in jeder Schicht zu ermöglichen arbeitete mit bis zu 2 4 GHz mit einer 10-fach geringeren Bandbreitendichte 3 4 TB s mm2 und einem geringeren Energieaufwand 0 02 pJ Bit im Vergleich zu modernsten 2 5D 3DBumpbond-Technologien Die Forscher betonen dass dies ein wichtiger Schritt ist um die Realisierbarkeit von 3D-Designs für hochleistungsfähige energieeffiziente ICs der nächsten Generation zu beweisen Paper 15 1 CMOSkompatible Graphene-Verbindungen Mit fortschreitender Skalierung leiden herkömmliche DualDamascene-Interconnect-Technologien unter höherem Widerstand und Selbsterhitzung sowie verminderter Zuverlässigkeit Graphen-Interconnects sind gute Kandidaten für Verbindungen in zukünftigen Technologieknoten Ein Team unter der Leitung der UCSB University of California in Santa Barbara hat ein CMOSkompatibles Festphasen-Wachstumsverfahren beschrieben mit dem sie großflächige Multi-Level-GraphenInterconnects auf dielektrischen Si02 und metallischen Cu Substraten herstellen Die Verbindungen sind BEOLkompatibel Backend of Line und enthalten randkontaktierende Metall-Vias im Gegensatz zu Topkontakten in einer dotierten MLG Co-Via-Mehrebenenstruktur Die Forscher führten Skalierungsanalysen durch die zeigten dass ein Anstieg des Gesamtwiderstands der Vias in der Struktur durch einen geringeren Leitungswiderstand und geringere parasitäre Effekte mehr als kompensiert wird was zu einer 1 5-fachen Verbesserung der Gesamtleistung der Schaltung im Vergleich zum Dual-Damascene-Prozess führt Paper 31 1 GS Bild 3 Ein Team unter der Leitung der UCSB hat ein CMOSkompatibles Festphasen-Wachstumsverfahren beschrieben mit dem sie großflächige Multi-LevelGraphen-Interconnects auf dielektrischen Si02 und metallischen Cu Substraten herstellen Bild IEDM | UC Santa Barbara Bild 2 Forscher von Arm und Globalfoundries haben ein 3D-IC-Testvehikel entwickelt Es basiert auf einer hochdichten Faceto-Face-Wafer-Bonding-Technologie mit 3D-Verbindungen im Abstand von 5 76 µm und 12-nm-FinFETs Bild IEDM | Arm | Globalfoundries