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03 2021 Elektronik 21 Embedded Während einer FPGA-Entwicklung können Entscheidungen getroffen werden die sich negativ auf die Leistungsfähigkeit der Speicherschnittstelle und deren Datenübertragungsrate auswirken Dem Entwickler stehen mehrere Optionen zur Verfügung um die Datenübertragung zum Speicher zu maximieren Von Chris Riley Viele aktuelle Applikationen wie künstliche Intelligenz KI Datenanalysen das Transcodieren von Videosignalen und Genom-Analysen erfordern Speicher die schnell große Datenmengen aufnehmen und ausgeben können Traditionelle DDR-Speicher können mit diesen wachsenden Anforderungen nicht Schritt halten Das sorgt für Datenengpässe Bild 1 zeigt die wachsende Lücke zwischen Rechenleistung und der Datenübertragungsrate von DDR-Speichern Glücklicherweise können Speicher mit hoher Datenrate HBM High Bandwidth Memory diese Engpässe verringern Sie bieten mehr Speicherkapazität und größere Datenübertragungsraten indem sie als SiP System in Package aufgebaut werden mit vertikal gestapelten DRAM-Chips und einer breiten 1024 bit Schnittstelle Was beeinflusst die Datenübertragung zum Speicher? Jeder Entwickler der sich mit externen DRAM-Schnittstellen befasst hat weiß dass deren theoretisch mögliche Datenübertragungsrate in der Praxis nicht erreichbar ist Bedingt durch mehrere unterschiedliche Faktoren kann es sogar schwierig werden auch nur in deren Nähe zu kommen Die Struktur der Datenströme ist oft der Grund für geringe Datenübertragungsraten Das liegt daran dass ein DRAM gewisse Opening-ACT activate und Closing-PRE precharge Zeilen innerhalb einer Speicherbank bedingt und dass zufällige Zugriffe mehr Aufwand zu ihrer Unterstützung erfordern was den Datentransfer in dieser Zeitspanne verhindert Außerdem haben manche DRAMs wie DDR4 HBM einen Overhead wenn Daten mit aufeinander folgenden Adressen derselben Bank-Gruppe angefordert werden Und Daten die im Burst-Modus oder abwechselndem Read Write-Status übertragen werden bedeuten dass die Datenleitungen DQ-Bits im schnellen Wechsel bidirektional genutzt werden müssen Dennoch muss eine gewisse Zeitspanne bei der Richtungsumkehr eingehalten werden damit die Signale auf dem Bus den gewünschten Pegel erreichen können Im FPGA Virtex UltraScale+ US+ von Xilinx mit HBM ist ein Hardware-Switch integriert der den Zugriff von jedem der 32 AXI-Kanäle auf jeden der HBM-Pseudokanäle und den adressierbaren Speicher ermöglicht Der fest im Silizium verdrahtete Switch reduziert die Komplexität bei der FPGASchaltungsentwicklung verringert Routing-Probleme bei hohem Datenverkehr und erlaubt eine flexible Adressierung Für die flexible Adressierung über alle HBM-Stacks hinweg enthält der AXI-Switch Schaltelemente die für jeweils vier Master und vier Slaves zuständig sind Bild 2 Diese Schaltung erleichtert die flexible Adressierung Doch es gibt einen Grenzwert der die Datenübertragungsrate zum Speicher beeinflusst Da nur vier horizontale Pfade verfügbar sind kann der HBM-Stack die erzielbare Datenübertragungsrate durch Arbitrierung begrenzen Bild 1 In den letzten Jahren hat die Rechenleistung wesentlich stärker zugenommen als die Leistungsfähigkeit der DDR-Speicher Bild Xilinx Bild 2 Interne Verbindungen des HBM-Switch im FPGA Virtex UltraScale+ US+ Bild Xilinx