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Schwerpunkt|Speicher-ICs 22 www markttechnik de Nr 29 2020 licon Vias TSVs in Betracht Hierbei handelt es sich um vertikale Verbindungen in den Dies Mithilfe von Microbumps lassen sich die Dies untereinander direkt verbinden Zwei übereinandergestapelte Dies können über viele sehr kleine vertikale Verbindungen kommunizieren Das ermöglicht komplett neue Designs und Architekturen Am bekanntesten dürfte das High Bandwidth Memory HBM sein Es handelt sich um das 3D-Gegenstück zum GDDR Das Hybrid Memory Cube HMC hatte Micron als 3D-Gegenstück zu DDR-Speichern konzipiert wurde aber 2018 aufgegeben Wide I Ohat Samsung als Jedec-Standard vorangetrieben Es sollte die 3D-Version der LPDDRs sein wurde aber bisher noch nicht implementiert Zunächst zu HBM Dieser Standard hat viele Gemeinsamkeiten mit GDDR Die Speicher-ICs sind in enger Nachbarschaft zu den GPUs angeordnet sitzen aber aus denselben Gründen nicht oben auf den GPUs wie schon die GDDRTypen Was ist also anders? Anstatt die Chips nahe der GPUs auf die Leiterplatte zu löten sitzen sie auf einem Interposer der sie mit den GPUs verbindet Heute werden meist passive Interposer verwendet Darunter versteht man einen großen Silizium-Chip der keine aktiven Elemente enthält sondern nur die Verbindungsleitungen Der Vorteil Auf dem Interposer lassen sich viel mehr parallele Verbindungsleitungen so anordnen dass sie nicht gleich eine hohe Leistung verbraten Es lässt sich also ein sehr breiter Bus realisieren was direkt auf der Leiterplatte unmöglich wäre Allerdings ist der Interposer wegen seiner Größe auch teuer Es ist aber auch möglich die Speicherchips übereinander zu stapeln So können hohe Speicherdichten erzielt werden die wenig Platz auf der Leiterplatte wegnehmen Dazu werden diese Chips mit einer Vielzahl von TSVs versehen die sie untereinander und mit dem Logik-Chip verbinden der an der untersten Position des Stapels sitzt Der Logikchip ist dann wieder mit dem breiten Bus auf dem Interposer mit der GPU verbunden sodass zwischen den Speicherchips und der GPU eine hohe Bandbreite erzielt werden kann Der Bus kann sogar so breit werden dass die IO-Taktfrequenz der Speicher-ICs reduziert werden kann Deshalb und weil die Leiterbahnen kurz sind sinkt die Leistungsaufnahme pro Bit um den Faktor 3 Hybride Memory Cube Auch wenn Micron HMC aufgegeben hat soll der Ansatz hier kurz betrachtet werden HMC sollte das 3D-Gegenstück zu DDR werden und zielte vor allem auf den Einsatz in Servern ab Dagegen ist HBM auf eine hohe Bandbreite optimiert weshalb die ICs eng an den Prozessor angebunden werden müssen Hier spricht man auch von nahem Speicher HMC war im Gegensatz dazu auf eine hohe Speicherkapazität und auf den Einsatz in Servern optimiert Außerdem sollte es einfach sein die Server mit weiteren HMC-Stacks aufzurüsten ähnlich wie sich zusätzliche DDR-Speicher in die freien Slots eines Motherboards stecken lassen Dies wird auch als Far Memory bezeichnet Zwar ähnelt HMC in dieser Hinsicht DDR doch weicht HMC deutlich weiter vom DDR-Standard ab als jede andere in diesem Artikel beschriebene Technik Diese Speicher enthalten keinen Bus sondern schicken Datenpakete über High-Speed-SerDes-Verbindungen zwischen den Speicher-ICs und dem Prozessor hin und her So ließen sich auch mehrere HMCs hintereinander schalten um noch höhere Speicherkapazitäten bei begrenzten Verbindungen zu erzielen Außerdem hatte Micron einen eigenen Speicher-Controller in jedem HMC integriert Er ist also nicht auf dem Prozessor integriert wie beim DDR-Ansatz Er befindet sich auch nicht zum Teil in der GPU und zum Teil im Memory Stack wie bei HBM Wide I O Wide I Oist das 3D-Gegenstück zu den LPDDRSpeichern Ziel ist es eine möglichst geringe Leistungsaufnahme zu erzielen Die SpeicherICs sollen direkt auf den Prozessorenoder SoC-Dies platziert und über TSVs mit ihnen verbunden werden Weil sich die Leiterbahnlängen so noch einmal deutlich verkürzen ist dies der Standard der die geringste Leistungsaufnahme realisiert In Abhängigkeit von den jeweils eingesetzten TSV-Techniken sind sehr breite Busse möglich In der ersten Version des Wide-I O-Standards kamen SDR-Interfaces zum Einsatz die zweite Version wechselte zu DDR-Interfaces Weil aber die TSVs wertvollen Platz auf der Die-Fläche des SoC wegnehmen ist für die geringere Leistungsaufnahme ein Die LPDDR-Spezifikationen Die GDDR-Spezifikationen