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50 Elektronik 06 2020 Mikroelektronik Lithographie So kann beispielsweise die lokale CD-Gleichmäßigkeit durch ein größeres Prozessfenster verbessert werden was durch die Optimierung der Beleuchtung und der Strukturen auf der Maske erreicht werden kann Mit Deep-Learningbasiertem OPC ist es möglich genauere Sub-Resolution Assist Features SRAF auf der Maske zu platzieren Dies führt zu einem niedrigeren EPE aufgrund einer besseren CD-Gleichförmigkeit als Folge eines größeren Prozessfensters Die EPE wird auch durch eine Reduzierung des Effekts aufgrund der bereits erwähnten dreidimensionalen Natur der EUV-Maske reduziert Dieser Masken-3D-Effekt führt zu einem reduzierten Bildkontrast was wiederum zu einer verschlechterten CDGleichmäßigkeit führt ASMLs Studie kommt zu dem Schluss dass der Masken-3D-Effekt durch die Verwendung von abgeschwächten Phasenverschiebungsmasken attPSM reduziert werden kann Konkret erreicht attPSM dieses Ziel indem es eine ausgewogenere Energieverteilung in der nullten und ersten gebeugten Ordnung aufBild 3 Deep-Learningbasierte OPC-Modellierung und -Korrektur beschleunigt den OPC-Prozess für einen vollständigen Chip Bild IEDM | ASML weist und gleichzeitig deren Phasendifferenz minimiert Auch eine robuste Messtechnik muss Teil dieses Prozesses sein Schließlich muss die Metrologie zur Inspektion von Defekten insbesondere auf EUVbelichteten Wafern entsprechend vorangetrieben werden da die Halbleiterfertigung auf Sub-10-nmGenerationen voranschreitet Durch die Auflösung begrenzt wird die optische Inspektion schließlich mehreren Elektronenstrahlinspektionen weichen Bei ASML befindet sich derzeit ein Mehrstrahl-Inspektionssystem in Entwicklung das die erforderliche Empfindlichkeit mit einem produktionsreifen Durchsatz kombiniert Langfristige Perspektive Über die High-NA-EUV-Lithographie und über das nächste Jahrzehnt hinaus kann eine weitere physische Skalierung in der Ebene durch zunehmende Komplexität auf Transistorund Systemebene in Frage gestellt werden So kann beispielsweise ein dielektrischer Durchschlag auftreten wenn der Metall-Pitch 10 nm unterschreitet Darüber hinaus können sich die Produktionsanlagen zu einer Komplexität entwickeln die kein gesundes Ökosystem mehr zulassen Im Falle einer Verlangsamung der physikalischen 2DSkalierung werden sich die Integration und Dichte der Transistorstrukturen jedoch noch lange Zeit weiter verbessern Dies steht im Einklang mit den Treibern die Gordon Moore frühzeitig identifiziert hat In seinem IEEE-Papier von 1975 sagte er Der Beitrag von Transistorund Schaltungsfortschritten war wichtiger als entweder eine größere Chip-Fläche oder feinere Linien Die Fortschritte in diesen Bereichen die heute Architekturskalierung Schaltungsskalierung und Transistorskalierung Layout genannt werden werden laut van den Brink fortgesetzt und durch die extrem niedrigen Kosten pro Transistor unterstützt Dies wird das Designin zusätzlicher Funktionen fördern und Anwendungsinnovationen freisetzen Heute ist dieser Trend in der Stapelung von Transistorstrukturen in der dritten Dimension sichtbar wie sie z Bbereits in Form des 3D-Stapelns in Intels FOVEROS-Packaging-Technologie zu beobachten ist Dennoch wird die Lithographie gefordert sein Lösungen sowohl in reifen als auch in fortgeschrittenen Knoten zu finden Wie kann man zum Beispiel eine dünne Scheibe eines bereits bearbeiteten Siliziumwafers auf einem stark verzogenen Substrat mit Nanometergenauigkeit überlagern? Bei ASML glaubt man daran dass es Lösungen geben wird Damit die Chipdichte weiter ansteigt benötigen die meisten Schichten im Stapel die feinste Lithographie vielleicht über die heutigen Mindestgeometrien hinaus GS Bild 2 Roadmap für EUV-Systeme einschließlich des neuen High-NA-Systems Bild IEDM | ASML