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03 2020 Elektronik Embedded effektiv in Bezug auf Rechenleistung zu Leistungsaufnahme und Rechenleistung zu Fläche erweisen Zusätzlich zur Steigerung der Rechenleistung der ersten SweRV-Generation hat Western Digital mit SweRV EL2 eine Low-Power-Version entwickelt ein kleiner SweRV EH1 mit vierstufiger Pipeline SweRV EL2 ist ein voll funktionsfähiger RISC-V-Prozessorkern der für SoC-Subsysteme wie Sequenzer oder Zustandsmaschinen Finite State Machine FSM optimiert ist bei denen geringe Größe und hohe Betriebsfrequenz unerlässlich sind Der Source-Code und die Dokumentation sind auf den GitHub-Servern im Bereich der CHIPS Alliance 4 erhältlich hs Literatur 1 Patterson D A Hennessy J L Computer Organization and Design RISC-V Edition The Hardware Software Interface Morgan Kaufmann 2017 ISBN 9780128122754 2 Internetsite der Fa SiFive Inc www sifive com 3 Krewell K Western Digital Gives A Billion Unit Boost To Open Source RISC-V CPU Forbes 6 12 2017 www forbes com sites tiriasresearch 2017 12 06 westerndigitalgivesabillionunitboosttoopensourceriscvcpu #a7c8ecf2266e 4 SweRV EH1 core chipsalliance Zvonimir Z Bandic´ ist Mitglied im Forschungsteam und Senior Director der Abteilung für Plattformtechniken der nächsten Generation bei Western Digital Corporation in San Jose USA Er erhielt seinen Bachelor in Elektrotechnik 1994 von der Universität Belgrad Jugoslawien und seinen Master 1995 und PhD 1999 in angewandter Physik vom California Institute of Technology Caltech Pasadena USA auf dem Gebiet neuartiger elektronischer Schaltungen auf der Basis von Halbleitern mit breitem Bandabstand Derzeit konzentriert Bandi sich auf neue nichtflüchtige Speichertechniken PCM Phase-Change Memory ReRAM Resistive Random Access Memory MRAM Magnetoresistive Random Access Memory für verteilte Speicheranwendungen in Rechenzentren einschließlich RISC-Vbasierter CPU-Techniken In-Memory Computing IMC den direkten Speicherzugriff über Netzwerke RDMA Remote Direct Memory Access und Hardwarebeschleuniger für maschinelles Lernen Bandi hält über 50 Patente in den Bereichen Halbleiterelektronik Solid State Disk Controller Sicherheitsarchitektur und Speichersysteme und hat über 50 Arbeiten veröffentlicht Er ist Vorsitzender der CHIPS Alliance Vorsitzender des OpenCAPI Consortium und Vorstandsmitglied der RISC-V-Standardisierungsorganisation zvonimir bandic@wdc com PRÜFEN & MESSEN Kompetenzpartner Marktführer Unendliche Auswahl de rsonline com Cores-SweRV https github com chipsalliance Cores-SweRV 5 Rocket Chip Generator chipsalliance rocketchip https github com chipsalliance rocketchip 6 pulpplatform https github com pulpplatform 7 Johnson M Superscalar microprocessor design Englewood Cliffs N J Prentice Hall 1991 Kapitel 3 8 Working Draft of the RISC-V Debug Specification Standard riscv riscvdebugspec https github com riscv riscvdebugspec 9 McFarling S Combining Branch Predictors Western Research Laboratory Juni 1993 www hpl hp com techreports Compaq-DEC WRL-TN-36 pdf 10 CoreMark an EEMBC Benchmark Embedded Microprocessor Benchmark Consortium www eembc org coremark 11 Celio C Patterson D A Asanovic K The Berkeley Outof-Order Machine BOOM An Industry-Competitive Synthesizable Parameterized RISC-V Processor University of California at Berkeley Technical Report No UCB EECS-2015-167 13 Juni 2015 https www2 eecs berkeley edu Pubs TechRpts 2015 EECS-2015-167 pdf 12 Dhrystone Benchmark EEMBC Certification Laboratories Whitepaper www eembc org techlit datasheets ECLDhrystoneWhitePaper2 pdf