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12 Elektronik 03 2020 Embedded neunstufiger Pipeline entwickelt der größtenteils auf dem RISC-V-Befehlssatz RV32IMC basiert und SweRV EH1 heißt Es handelt sich um einen Hochleistungs-Prozessorkern zum einbetten in SoCs der im 28-nm-Prozess von TSMC implementiert wurde Der RTLCode für SweRV EH1 ist auf der Plattform von GitHub unter Open-SourceLizenz verfügbar 4 Der Prozessorkern SweRV EH1 ist für die Implementierung in SoCs für NAND-Flash-Controller vorgesehen Bild 1 Die Ziel-Halbleitertechnik ist der 28-nm-Prozess von TSMC 125C 150 ps Taktversatz Die Si-Fläche für eine Implementierung ohne Speicher im Prozessbereich SSG Slow Global beträgt 0 132 mm2 bei 1 GHz und 0 093 mm2 bei 500 MHz Wird der typische Prozessbereich gewählt TTG Typical Global beträgt der Flächenbedarf für die Implementierung 0 092 mm2 bei 1 GHz und 0 088 mm2 bei 500 MHz Die Mikroarchitektur des SweRV-EH1-Kerns Western Digital benötigt für seine Embedded-Anwendung Speicher-Controller keinen 64-bit-Speicheradressraum Daher fiel die Entscheidung zugunsten einer 32-bit-Architektur Allerdings benötigt diese Anwendung eine Unterstützung für Multiplikation Dividieren Mund komprimierte Befehle C AusBild 3 Das CoreMark-Benchmark-Ergebnis des Prozessorkerns SweRV EH1 im Vergleich zu Ergebnissen anderer Prozessorkerne normalisiert pro Ausführungs-Thread und bezogen auf die Taktfrequenz Bild 2 Die Mikroarchitektur des SweRV-Prozessorkerns zeigt eine neunstufige Dual-Issue-Pipeline mit vier Ausführungseinheiten Lade-Speichereinheit Zweitakt-Multiplikator und Outof-Pipe-34-Takt-Teiler-Einheit Bild Western Digital gewählt wurde schließlich die RISC-VISA-Variante RV32IMC Die Mikroarchitektur des SweRV-EH1-Prozessorkerns ist in Bild 2 dargestellt Der Kern ist eine superskalare neunstufige Pipeline die vier arithmetische Logikeinheiten ALU mit der Bezeichnung EX1 und EX4 in jeweils zwei Pipelines I0 und I1 unterstützt Außerdem enthält der Prozessorkern eine Lade-Speicher-Pipeline eine MultiplikatorPipeline und einen Outof-Pipeline-34-Zyklus-Latenzteiler Im Vergleich zu früheren Open-SourceRISC-V-Prozessorkernen wie Rocket 5 oder Pulpino 6 die eine klassische ein Befehl pro Taktzyklus skalare Pipeline verwendeten wurde für SweRV EH1 eine superskalare zwei Befehle pro Taktzyklus-Mikroarchitektur gewählt Dual-Issue-Pipelines verbessern verschiedene Leistungskennwerte Benchmarks typischerweise um 2030 % 7 bei relativ geringen Kosten in der Produktion hinsichtlich Anzahl der Gatter oder der Implementierungsfläche Nach den Recherchen von Western Digital ist der SweRV-EH1-Prozessorkern der erste superskalare RISC-V-Prozessorkern mit statischem Scheduling für SoCs dessen RTL-Code als Open Source verfügbar ist 4 Die in Bild 2 gezeigte Pipeline hat neun Stufen einschließlich Rückschreiben Es gibt insgesamt vier Haltepunkte Stall Point in der Pipeline Fetch1 Align Decode und Commit Align bildet Anweisungen aus drei Fetch-Puffern Decode dekodiert bis zu zwei Befehle aus vier Befehlspuffern Commit wird bis zu zwei Instruktionen pro Zyklus übergeben abhängig von der Arbeitslast Neben der doppelten Befehlsausgabe besteht ein Unterschied des SweRVEH1-Kerns im Vergleich zu früheren RISC-V-Open-Source-Kernen 5 6 im Vorhandensein von vier symmetrischen ALUs die statisch den Pipelines I0 und I1 zugeordnet sind Die Lade-Speicher-Pipeline hat eine Loadto-Use-Latenzzeit von zwei Zyklen für abhängige Lade-Speicher-Adressen z B Pointer-Chasing Bei abhängigen ALU-Anweisungen variiert die Loadto-Use-Latenzzeit zwischen Bild Western Digital